“要养成良好的Verilog代码风格，要先有硬件电路框图之后再写代码的习惯，设计出良好的时序，这样才能在FPGA开发或者ASIC设计中起到事半功倍的效果，否则会事倍功半。”

本文想针对测试中一种很常见的测试场景，即参数化测试，继续聊聊关于测试的话题，并尝试将这几个测试框架串联起来，做一个横向的比对，加深理解。

有多种类型的时序违例可归类为脉冲宽度违例：最大偏差违例；最小周期违例；最大周期违例；低脉冲宽度违例；高脉冲宽度违例。

1000 位软件工程师，五年精心打磨，把用户从繁杂的硬件专业知识中解放出来的Vitis究竟有多么强大？12月17日赛灵思Vitis专场培训-厦门站，将为您一一道来。

12月3-4日，Xilinx在举办了全球开发者大会，激发了近2000参会者的创新激情，现场还安排了大量的开发者上手实验。错过了大会怎么办？除了马上下载VITIS，访问Xilinx Github外，Xilinx还将在今年的FPT2019上与大家深度分享VITIS 开源加速库技术细节以及VITIS AI细节。

回想一下平时我们常用的复位方式：1.首先，上电后肯定是要复位一下，不然仿真时会出现没有初值的情况；2.最好有个复位的按键，在调试时按一下复位键就可以全局复位了；3.也许是同步复位，也许是异步复位，不同的工程师可能有不同的方案。

12月3日，2019年 XDF-亚洲站在北京国家会议中心召开，在这场年度技术盛宴上，数以千计的技术工程师与专家会携广大合作伙伴、行业领导者集聚一堂，带来最新的技术解决方案与灵感洞察。