前言：
使用的板子是zc702。用Vivado的IP核搭建最小系统，包括ARM核（CPU xc7z020），DDR3（4×256M），一个UART串口（Mini USB转串口），纯PS，通过串口打印出HelloWorld，工程虽小，五脏俱全，算是一种朝圣。配置要和板子对应，大家注意修改。
操作步骤：
硬件部分
1. 新建Vivado工程。...
技术
作者：做但不能忘思考 ，来源：FPGA2嵌入式
0. 概述
做FPGA开发或者是嵌入式开发，数字图像处理是一个很大的领域，回顾下大学里学的模电，数电，单片机原理，数字图像处理，通信理论，MATLAB，目前比较前沿的Python等知识联系起来，能更好的指明人生规划的方向。
1. 模拟电路
都记得我们大学学习的一门课程，模拟电路吗？难，枯燥，又感觉没有鬼用。...
在Vivado FIR滤波器设计与仿真（一）中产生了两路正弦信号，频率分别为4MHz和5MHz,今天要进行FIR滤波器设计，在进行滤波器设计之前，需要对滤波器的参数进行设置，需要借助MATLAB软件或者Filter Solutions软件，这次使用Filter Solutions来进行参数设定。
关于Filter Solutions软件的使用，这里有一篇博客比较详细的介绍了它的用法，...
一. 概述
Verilog HDL不同于我们学过的C，Python等软件设计语言；Verilog是一门硬件描述语言。这里有两个关键词：硬件，描述。
硬件：表示我们时刻要从数字电路系统的角度去认识和学习Verilog HDL
描述：而不是设计。因此表示在用动手进行Verilog编写之前，电路的架构至少已经在你脑子里构建好了，而Verilog只是把它描述出来而已...
前言：
偶数分频容易得到：N倍偶数分频，可以通过由待分频的时钟触发计数器计数，当计数器从0计数到N/2-1时，输出时钟进行翻转，并给计数器一个复位信号，使得下一个时钟从零开始计数。以此循环下去。
奇数分频如何得到呢？
第一部分 奇数分频
奇数分频方法：
N倍奇数分频，首先进行上升沿触发进行模N计数，计数到（N-1）/2时输出时钟翻转，同时进行下降沿触发的模N计数，...
本文设计思想采用明德扬至简设计法。上一篇博文中定制了自定义MAC IP的结构，在用户侧需要位宽转换及数据缓存。本文以TX方向为例，设计并验证发送缓存模块。这里定义该模块可缓存4个最大长度数据包，用户根据需求改动即可。
该模块核心是利用异步FIFO进行跨时钟域处理，位宽转换由VerilogHDL实现。需要注意的是用户数据包位宽32bit，因此包尾可能有无效字节，...
Vivado HLS中常见的接口类型有：
1. ap_none
默认类型，该类型不适用任何I/O转换协议，它用于表示只读的输入信号，对应于HDL中的wire类型。
2. ap_stable
只用于输入信号，其具体实现方式仍为ap_none。它用于向Vivado HLS的综合器表明该信号在两次复位之间值是不变的。
3. ap_vld...
对于ZYNQ MPSoC有以下几个文件，
1.FSBL
这个FSBL跟zynq-7000的fsbl是一样的，用户可以选择用cortex-a53制作启动的fsbl文件，也可以选择用cortex-r5来制作启动的fsbl文件。
2.PMUFW （pmufw.elf）
PMU的配置文件，但这个不是必须的，用户是可选的，MPSOC有LPD.FPD.PL三路电源轨，...
PYNQ项目是一个新的开源框架，使嵌入式编程人员在无需设计可编程逻辑电路的情况下充分发挥Xilinx Zynq All Programmable SoC（APSoC）的功能。
与常规方式不同的是，通过PYNQ，用户可以使用Python进行APSoC编程，并且代码可直接在PYNQ-Z1上进行开发和测试。通过PYNQ，可编程逻辑电路将作为硬件库导入并通过其API进行编程，...
当我们使用vivado搭建好硬件设计后就要在SDK下进行程序编写了，在SDK中我们可以建立C/C++工程，所以就有很多的库函数可以调用，那么问题来了，如何查询我想要的API函数呢？或者是该API函数如何使用？
下面我将以GPIO的IPCore为例介绍如何查询API函数。
1.将vivado设计好的硬件设计导入到SDK中，就可以把SDK代码编辑区的变迁也让切换到system.mss页面...
作者：浅搁 FPGA2嵌入式
1. 前言
IP核这个东西相信很多人都不陌生吧，不管是哪个FPGA厂家，都会有自己的一些现成IP核供用户使用，从而节省设计的开发时间。在一个设计中，个人觉得将模块变成一个个直观的图形界面更有助于理清思路，增强整个设计的逻辑性。以前用过Microsemi的开发平台，觉得挺人性化的，你写完代码后，直接把.v文件拉到画布中，文件便会以图形模块的形式显示出来，...
创建综合运行
一个“运行（run）”是指定义和配置设计在综合过程中的各方面，包括：使用 的Xilinx器件、应用的约束集、启动单个或多个综合的选项、控制综合引擎结果的选项。点击Flow菜单中的Create Funs，或在Design Runs窗口中：
点击工具栏中的+，即可打开新建运行窗口：
选择Synthesis，点击Next，打开配置综合运行的窗口：...
作者：高世皓
仿真命令
vlib work // 建库（在该目录下建立一个work目录，请注意不要用操作系统来新建一个work的文件夹，因为用操作系统建立的work文件夹并没有ModelSim SE自动生成的_info文件）
vmap work work // 映射（将目前的逻辑工作库work和实际工作库work映射对应...
一、概述
LUT中文名字叫查找表。以7系列的FPGA为例，每一个Slice里面有四个LUT。FPGA就是通过LUT实现大量的组合逻辑，以及SLICEM里面的LUT还可以构成RAM,Shift Register，以及Multiplexers。这篇文章我们一起来学习LUT如何构成组合逻辑。
二、LUT实现原理
LUT，中文名字叫做查找表，...
最近在学习FPGA DSP相关设计，从滤波器开始学习，最开始先生成两个正弦信号，产生混频信号，通过modelsim仿真来验证设计。 本案例用Block Design方法进行设计（也可以选择编写.v文件的形式进行设计）。
信号源产生
本次案例用DDS IP核产生两个简单的正弦信号，为了方便后面观察，这里分别产生一个4M和一个5M的正弦信号。
双击打开DDS IP核进入设置，...
一、前言
之前ZYNQ与PC之间的网络连接依赖于外接硬件协议栈芯片，虽然C驱动非常简单，但网络带宽受限。现采用LWIP+PS端MAC控制器+PHY芯片的通用架构。关于LWIP库，已经有很多现成的资料和书籍。其有两套API，一个是SOCKET，另一个是本例中要用到的RAW。RAW API理解起来较为复杂，整个程序基于中断机制运行，通过函数指针完成多层回调函数的执行。SOCKET...
在sdk中选择lwip模板，编译调试可轻松连接成功并进行通信，模板中代码完成的任务是client给server发什么，server就会回复什么。
但是传输速度非常低下，只有50KB左右，所以需要改进速度，修改lwip BSP中的设置参数可明显改进传输速度，默认BSP参数是：
需要修改的参数如下：
MEM_SIZE 524288
MEMP_NUM_PBUF 1024...
最近一个项目开始使用Xilinx的ZU+系列MPSoC，于是对其官网上的相关文档进行了学习梳理，包括电源、时钟、复位、配置和外围接口等。
本篇就电源部分进行梳理，其他部分会在后续的文章进行梳理，如有不妥之处，敬请留言指正为谢！
1、电源概述
引用UG1085中的一张图可以看出ZU+的电源还是相当复杂的，不过细细琢磨也就分为两部分：PL和PS，...
作者：huyr830
下是看书归纳所写。
Python语言介绍：
1. Python是一门跨平台、开源、免费的解释型高级动态编程语言。
2. Python支持命令式编程（How to do）、函数式编程（What to do），完全支持面向对象程序设计，拥有大量扩展库。
3. Python也被誉为胶水语言。
胶水语言：可以把多种不同语言编写的程序融合到一起实现无缝拼接，...
作者：OpenSLee，来源：FPGA开源工作室
1 背景知识
在肤色识别算法中，常用的颜色空间为Ycbcr,Y代表亮度，cb代表蓝色分量，cr代表红色分量。
由于肤色在YCbCr 空间受亮度信息的影响较小，本算法直接考虑 YCbCr 空间的 CbCr分量，映射为两维独立分布的 CbCr空间。在 CbCr空间下，肤色类聚性好，利用人工阈值法将肤色与非肤色区域分开，形成二值图像...
作者：没落骑士
一、前言
本文设计思想采用明德扬至简设计法。以太网这一高效实用的数据传输方式应用于各个领域，如网络交换设备，高速网络相机等。虽然各FPGA厂商都提供MAC IP核，但大多收费，有时无法破解。不同厂家之间无法移植，而且为了通用性考虑牺牲了效率，因此自己动手写一个以太网MAC是个不错的选择。
本博文讨论通过MDIO接口管理PHY芯片来验证其正确工作，...
AXI-DMA的linux驱动
一、搭建硬件环境
vivado版本2017.4，芯片为7010，不过不管什么版本和芯片大致步骤是一样的
本文工程文件：https://gitee.com/long_fly/AXIDMA_linux
硬件平台PL的搭建同ZYNQ基础系列（六） DMA基本用法，在这个工程的基础上添加SD卡（根据自己的开发板硬件选择相应的引脚）...
一. 概述
这里以7系列的FPGA为例，先从整体上去了解一下FPGA内部可编程逻辑资源的结构。了解FPGA器件的内部资源与结构有利于我们优化设计与评估设计资源。
现在的FPGA里面有很多存储资源，DSP（数字信号处理）资源，布线通道，I/O资源，当然最根本的还是CLB（Configurable Logic Block）。Xilinx的资源分布采用ASMBL架构。...
串行外设接口(SPI)是微控制器和外围IC（如传感器、ADC、DAC、移位寄存器、SRAM等）之间使用最广泛的接口之一。本文先简要说明SPI接口，然后介绍ADI公司支持SPI的模拟开关与多路转换器，以及它们如何帮助减少系统电路板设计中的数字GPIO数量。
SPI是一种同步、全双工、主从式接口。来自主机或从机的数据在时钟上升沿或下降沿同步。主机和从机可以同时传输数据。...
作者：OpenSLee，来源：FPGA开源工作室
1背景知识
平滑也称模糊, 是一项简单且使用频率很高的图像处理方法。平滑处理时需要用到一个 滤波器 。 最常用的滤波器是线性滤波器，线性滤波处理的输出像素值 ( g(i,j)) 是输入像素值 (f(i+k,j+l))的加权和 :
称为 核, 它仅仅是一个加权系数。不妨把 滤波器 想象成一个包含加权系数的窗口，...
综合（Synthesis）是指将RTL设计转换为门级描述。Vivado开发套件中的综合工具是一款时序驱动型、专为内存使用率和性能优化的综合工具，支持System Verilog 2012、Verilog 2005、VHDL 2008、混合语言中的可综合子集，以及XDC设计约束文件（基于工业标准的SDC文件），此外还支持RTL属性来控制综合细节。
综合设置选项
在Flow...
作者：做但不能忘思考，来源：FPGA2嵌入式
项目的设计初期，我们需要选型FPGA后进行FPGA原理图设计，FPGA的原理图设计和单片机的原理图设计有很大的区别：单片机的外设是固定的引脚，我们只需要根据数据手册确定各个外设的引脚就行，但是，FPGA却大不相同同，引脚外设既灵活又有很多约束条件，灵活是不同的UART/SPI等外设引脚的确定可以根据需求改变，很多约束条件指：配置引脚、...
对于一个新手来说，深度学习术语可能非常难以理解。本表试图解释深度学习常用术语并链接到原始参考，以帮助读者深入了解特定主题。
深度学习与“一般”的机器学习术语之间的界限非常模糊。例如，我这里不包括“交叉验证”，因为它是一种通用技术，用于整个机器学习。但是，我加入了softmax或word2vec等术语，因为它们通常与深度学习相关，即使它们不是深度学习技术。
激活函数...
利用ZYNQ验证算法的一大优势在于，可以在上位机发送指令借助CPU的控制能力和C语言易开发特点，实时配置算法模块的工作模式、参数等对来对其算法模块性能进行全面的评估。最重要的是无需重新综合硬件模块。
接着上篇该系列博文，在sysGen中设计模块功能为：根据模式选择输入，来完成乘2或除2两种运算，0乘1除。
测试激励选用From Workspace模块，...
时序分析在FPGA设计中是分析工程很重要的手段，时序分析的原理和相关的公式小编在这里不再介绍，这篇文章是小编在练习Vivado软件时序分析的笔记，小编这里使用的是18.1版本的Vivado。
这次的练习选择的是ZYNQ的芯片，原本工程是工作在100MHz的时钟，但是作为练习，我们可以把时钟调到一个极限的程度来进行优化。
首先，打开一个工程，更改一下时钟频率，...
tftp
可传输单个文件，不能传文件夹
需要通过命令传输文件，略显复杂
==一般调试kernel时，用uboot通过tftp方式启动，不用每次都烧写存储介质==
nfs
在host linux（ubuntu）上的nfs文件夹中存放文件
开发板上mount ubuntu的文件夹，mount后就像自己的文件一样
这种方式共享文件很方便
也有linux启动后，拿nfs作为根文件系统...
Xilinx公司的FPGA中有着很多的有用且对整个工程很有益处的IP核，比如数学类的IP核，数字信号处理使用的IP核，以及存储类的IP核，本篇文章主要介绍BRAM IP核的使用。
BRAM是FPGA定制的RAM资源，有着较大的存储空间，且在日常的工程中使用较为频繁。BRAM以阵列的方式排布于FPGA的内部，是FPGA实现各种存储功能的主要部分，是真正的双读/...
源代码级别调试
Vivado Simulator提供了在仿真过程中debug设计的特性，通过为源代码添加一些可控制的执行条件来检查出问题的地方。总的来说有三种调试方法：
1.使用Step逐行调试
Step命令一次只执行HDL代码中的一行，从而验证和调试设计。运行仿真后，点击Run->Step或工具栏中的Step可执行该命令。Restart可以将时间复位到TestBench的开始。...
本博文主要是对基于PCIE（mcap）的部分可重构实现的步骤做一个简单的演示，如有错误之处，欢迎批评指正。值得说明的是，基于PCIE的部分可重构需在ultrascale系列及ultrascale+芯片才能实现，具体哪些系列能实现哪种配置方式如下图所示：
图1
本质上来说，无论是JTAG还是ICAP或者MCAP以及其它FPGA的配置方式，目的都是配置FPGA的逻辑。...
有了BOOT.BIN（fsbl+pmu+atl+uboot）、uImage、uramdisk.image.gz,dtb文件，就可以启动了。把上述文件统统拷贝到SD卡，并设置开发板为SD卡启动。
0. U-BOOT启动参数
设置启动参数，然后启动
fatload mmc 0 0x1000000 uImage;fatload mmc 0 0x2000000 uramdisk.image....
本文是该系列的第22篇。上一篇介绍了使用Image From File和Video Viewer完成图像的采集和输出，并将两部分分别打包为子系统，使其具有通用性。本文将介绍如何使用Simulink提供的回调函数机制，实现从MATLAB工作空间采集和输出图像。
Simulink回调函数机制
在空白处右键->Model Properties，切换到“Callbacks”标签下，...
开发环境：
Windows下的Vivado套件
Linux ubuntu
Step1:首先从Xilinx GitHub上下载Device Tree Generator（设备树生成器）的BSP https://github.com/Xilinx/device-tree-xlnx/pulls 并将其复制到SDK的安装目录下
Step2：配置SDK开发环境，Xilinx...
PYNQ = Python + ZYNQ —— ZYNQ部分功能的Python化
PYNQ
优点：
1、 Python用于ZYNQ开发，Python库和FPGA硬件库可以直接调用，极大加快开发进程、缩短开发周期、降低开发难度，更方便、快捷；
2、 用PYNQ开发，当Python有更加有效的可用库时（如图像处理—OpenCV），其性能要比C/C++开发更强...
在设计中，所有的算数运算符都是按照无符号数进行的。如果要完成有符号数计算，对于加、减操作通过补码处理即可用无符号加法完成。对于乘法操作，无符号数直接采用“*”运算符，有符号数运算可通过定义输出为 signed 来处理。
通过“*”运算符完成有符号数的乘法运算。
module ceshi (out, clk, a, b);
output [15:0] out;
input clk...
使用波形配置文件
Vivado Simulator允许用户自定义波形显示方式，当前的显示状态称作波形配置。波形配置可以保存为WCFG文件，供以后使用。一个波形配置对应一个Wave窗口，没有保存的波形配置显示为untitled。打开仿真后，File菜单中有与波形配置相关的指令：
这些控制功能依次是：
New Waveform Configuration：创建一个新的波形配置...
作者：leon_zeng0
Zynq 有一个64位全局定时器，我觉得有点实用价值，比如精确的实时计算，代码运行时间计算。
怎么用呢？我就google 了一下，有篇文章推荐查看2个文件。这2个文件名分别是 sleep.c, xtime_l.c。
这2个文件是Vivado 安装的时候就安装好了的样例程序，我的是在这个目录下：
C:\Xilinx\SDK\2015.4\data\...
用petalinux的预编译目录里有rootfs文件，选择rootfs.tar.gz作为初始输入。
1.原始文件——>uramdisk
1.1 解压原始rootfs.tar.gz，得到若干文件
1.2 ！！！制作空ramdisk.image
命令:
dd if=/dev/zero of=ramdisk.image bs=1024 count=131072
mke2fs -F...
鉴于芯片设计的复杂度提升， 成功设计一个芯片所牵扯的步骤与过程也愈加复杂，所需花费的资金也成倍增加，一个典型的芯片开发项目的周期和花销如下所示
可以见到在芯片制造出来之前，很多精力会花费在RTL代码验证工作上，另外软件的相关开发工作，也会在得到芯片前开始，这2方面都需要借助FPGA原形来模拟芯片的行为，帮助硬件开发和软件开发者，共同提升工作效率。
FPGA原型在数字芯片设计中，...
作者：胡建东，玩儿转FPGA
实现一个4bit的移位寄存器如下，不带复位
module shift_reg(
input clk,
input rst,
input din,
output dout
);
reg [ 3:0] buff...
本文从软件工程师角度对HDMI spec进行解析，基于的spec版本为1.4，也是设备支持最多最成熟的版本，目前最新版本为2.0。
1 概述
HDMI（High-Definition Multiface Interface）是Hitachi, Panasonic, Philips, SiliconImage, Sony, Thomson,...
本文是该系列的第21篇。前几篇介绍的音频信号处理本质上属于一维信号，直接采样与输出即可。但图像属于二维信号，如果想在Simulink中采集和输出图像，进行图像处理算法的仿真时会遇到一些问题。本文将介绍如何搭建图像的采集与输出模型。
采集图像需要解决的问题
Computer Vision System Toolbox中包含两个模块：Image From File可以读取图片格式的文件；...
IP核描述
10 Giga Ethernet Sub System , 参考文档PG157：
https://www.xilinx.com/support/documentation/ip_documentation/axi_10g_ethernet/v3_1/pg157-axi-10g-ethernet.pdf
IP核提供一个MAC模块和一个PCS...
尽管 Vivado 不支持 “placement cost tale”的功能，InTime 却有一个相似功能叫做“Placement Exploration”配方（Receipe），并且不会对性能产生任何影响。在本文中，我们将通过展示几则用户案例的结果，来了解这个布局配方的作用以及它能对您有哪些帮助。
1. 什么是“Placement Exploration”配方？...
译 | 王坚 整理 | AI时间
下面是十个Python中很有用的贴士和技巧。其中一些是初学这门语言常常会犯的错误。
注意：假设我们都用的是Python 3
1. 列表推导式
你有一个list：bag = [1, 2, 3, 4, 5]
现在你想让所有元素翻倍，让它看起来是这个样子：[2, 4, 6, 8, 10]
大多初学者，根据之前语言的经验会大概这样来做...
一、前言
利用FPGA设计算法一直以来都是热点，同样也是难点。将复杂的数学公式 模型通过硬件系统来搭建，在低延时 高并行性等优势背后极大提高了设计难度和开发周期。Xilinx公司的sysGen（system generator）工具扩展了MATLAB的simulink，提供很多IP Catalog中没有的基础模块和针对DSP应用的硬件模型。...