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作者：默宸，来源：FPGA技术联盟 启动过程 设备配置包含用于初始化和配置ps和pl的所有方法及过程。在软件控制下，ps内的DevC提供用于初始化和配置ps和pl的手段和方法，在zynq中提供两个模块用于控制配置过程： 1. BootROM，一个静态存储块器块，当上电复位和暖复位后，有Cortex-A9的CPU执行这个内置程序； 2. 设备配置单元：...

作者：hankf，Xilinx Employee SDK里带有xttcps_intr_example.c，可以产生时钟中断和PWM方波。MPSoC有四个TTC，总共12个timer。xttcps_intr_example.c缺省使用 12个中的第0个和第1个，TTC0和TTC1。如果修改为其它TTC timer， xttcps_intr_example.c运行出现异常。 原始的C代码...

作者：刘魁，刘健，管增伦等，文章来源： 电子技术应用ChinaAET 摘要：传统数字信号处理器（Digital Signal Processor，DSP）控制系统在中低压电力电子设备的控制和保护中已有广泛的应用，并取得了良好的控制效果，但对于高压大功率电力电子设备的控制和保护则存在不足。对此，针对高压大功率电力电子设备，设计了一种基于DSP+现场可编程门阵列（Field-...

要解决任何综合崩溃问题，通常应该从了解崩溃发生在综合的哪个阶段着手，以及工具方面是否有任何迹象指向特定的模块、赋值、声明或推断。 如果以下文章无法帮助您解决您查询的问题，请分享在运行文件夹中生成的 hs_pidxxxx.log 文件以及“project_name.runs/synth_1/”目录下的综合日志文件。 在某些情况下会出现日志不足的状况，并且需要与赛灵思共享 RTL 设计，...

通过高性能多处理，提供具有更快响应时间和可靠性的救生除颤器 AED 可视为心电图 (ECG)，或多参数患者监护仪，也可提供挽救生命的治疗。ECG 可通过连接至人体特定位置的电极监控心脏信号。这些信号的振幅大约只有几毫伏，在有噪声的背景下很难辨别，但可用于准确确定一个人的 QRS 综合波。 QRS 综合波通常被医生用来诊断多种心脏疾病，比如心律失常、甚至心房颤动或心室颤动等。AED...

MYD-C7Z020 开发板的构建基于 MYC-C7Z020 CPU 模块，该模块是一款基于 ZYNQ 的、Linux 就绪型的小巧 SOM，全面结合 Xilinx XC7Z020-1CLG400C SoC 器件、1GB DDR3 SDRAM、4GB eMMC、32MB 四路 SPI 闪存、千兆位以太网 PHY、USB PHY 和外部看门器。它可通过两个 0.8 毫米间距、140...

作者：Keith Lumsden，赛灵思应用工程师 嗨，我叫 Keith Lumsden，是赛灵思的一名应用工程师。 很高兴受邀为赛灵思社区的全新设计和调试技术博客撰稿。 我的主要任务是为使用集成到 Zynq®UltraScale™RFSoC 产品中的 RF 数据转换器的客户提供支持。 在我的职业生涯中，我一直从事模拟和混合信号系统、FPGA 架构、I/O...

作者： OpenSLee，来源：FPGA开源工作室 xilinx verilog语法技巧 一 硬件描述语言（HDL）编码技术让您： •描述数字逻辑电路中最常见的功能。 •充分利用Xilinx®器件的架构特性。 1 Flip-Flops and Registers ： Vivado综合根据HDL代码的编写方式推断出四种类型的寄存器原语： •FDCE：...

作者：默宸，来源：FPGA技术联盟 早期运用的arm芯片规模较小，在芯片上直接有uart的中断服务函数地址寄存器，直接将中断服务函数的地址写入寄存器就搞定了。然后zynq似乎比较复杂，中断也比较复杂。在zynq中有个Scu（snoop control unit窥探控制单元，也是arm所有的）专门控制中断处理。Vivado SDK中提供了scugic驱动来处理相关的操作。下面具体说一下，...

GPIO的结构体系 zynq的GPIO，分为两种，MIO(multiuse I/O)和EMIO(extendable multiuse I/O)。 ZYNQ的GPIO由4个BANK组成，其体系结构如图1所示。其中Bank0有32个GPIO引脚，Bank1有22个引脚，共54个GPIO引脚直接通过MIO连接到PS上，每个引脚可以通过寄存器的设置来确定该引脚为输入、...

综合属性 在Vivado Design Suite中，Vivado综合能够合成多种类型的属性。在大多数情况下，这些属性具有相同的语法和相同的行为。 •如果Vivado综合支持该属性，它将使用该属性，并创建反映已使用属性的逻辑。 •如果工具无法识别指定的属性，则Vivado综合会将属性及其值传递给生成的网表。 1.ASYNC_REG...

作者：小卓，来源：FPGA技术联盟 关于复位 数字电路中，电路通过复位来启动，复位犹如数字电路的“起搏器”，主要有下面三种方式： 1. 无复位：天生就强壮着，上电就启动； 2. 异步复位：好心人路过，随便踢了一脚，起搏了，这完全没有心理准备，随时都有可能复活啊； 3. 同步复位：专业救援队，手按住胸口，不起博按住不放啊。直到听到“砰砰”声才离开，非常关键，...

作者：Sugandha Lahoti，翻译：李洁，转自：数据派（ID：datapi） 注：本文节选自Ankit Dixit所著的《集成机器学习》(Ensemble Machine Learning)一书。这本书组合强大的机器学习算法来建立优化模型，可以作为初学者的指南。 在本文中，我们将研究从数据集中选择特征的不同方法;同时通过使用Python中Scikit-learn (...

作者：默宸，来源：FPGA技术联盟 xilinx7系列FPGA主要包括：Spartan®-7、Artix®-7、Kintex®-7、Virtex®-7。其性能/密度/价格也随着系列的不同而提升。 Spartan7系列是7系列中的屌丝青年，拥有最低的价格、最低的功耗、最小的尺寸以及最低的设计难度，一些低端应用中极为合适。 Artix7系列是7系列中的普通青年，...

观看本视频，了解赛灵思 Model Composer 2018.3 版本中的重要更新。Model Composer 是一个利用 Vivado 高层次综合技术的 MathWorks Simulink 附加工具。视频将介绍包括控制设计吞吐量、在仿真过程中调试导入的 C/C++ 函数、以及如何使用自带的入门示例等内容。

作者：默宸 FPGA技术联盟 Vivado® Design Suite 提供两种方法可加速产品上市进程，提高工作效率。可构建 Vivado 布局布线。在任何设计阶段处理任何类型的 ECO 问题，并可加快运行时间，确保时序收敛进程。 增量编译：使用增量编译满足最后时刻 HDL 变动需求，仅针对已变动逻辑进行布局布线，从而可节省时间。 P...

作者：周末，MathWorks 中国行业市场部经理 什么是 trajectory（路径）规划 中文路径在英语中可能有两种翻译： 1. path 2. trajectory 首先告诉大家，我们所说的“路径”的是后者——trajectory。我们看一下这两种“路径”在机械臂的世界里有什么区别。 设想机械臂的 end-effector 要从 A 点运动到 B 点...

Python简单易学，但又博大精深。许多人号称精通Python，却不会写Pythonic的代码，对很多常用包的使用也并不熟悉。学海无涯，我们先来了解一些Python中最基本的内容。 Python的特点 解释型语言，无需编译即可运行 提供了交互式命令行 基于对象的编程思想 跨平台和良好的兼容性，在Windows、Mac、Linux上都可运行 简单好用而且功能强大...

作者：小卓，来源：FPGA技术联盟 JESD204B是什么？ JESD204B是一种新型的基于高速SERDES的ADC/DAC数据传输接口。随着ADC/DAC采样速率的不断提高，数据的吞吐量也越来越大，对于500MSPS以上的ADC/DAC，动辄就是几十个G的数据吞吐率，而采用传统的CMOS和LVDS已经很难满足设计要求，这个时候，JESD204B应运而生。现在各大厂商的高速ADC...

作者： 做但不能忘思考，来源：FPGA2嵌入式 7 Series FPGAs MultiBoot功能指让FPGA从2个或者多个BIT文件中加载一个BIT文件运行程序，所以它的2个主要应用如下： 1. 更新新的BIT时，当更新失败或BIT出错会返回使用之前好的BIT运行程序； 2. 在多个已知好的BIT之间，通过外部触发来切换加载的BIT实现不同功能...

作者：Ricky Su，Xilinx Employee 在电影里，黑客远程控制一个城市中所有的汽车，让它们追逐指定的目标，这样的场景让人感觉不寒而栗。在现实中，某个大网站的用书数据泄露的新闻也已经屡见不鲜。保护系统安全，之前是网络安全工程师的职责，似乎大多数工程师不太关心这个领域。但其实在产品越来越网络化、智能化的现在，安全的意义已经越来越重要，...

引言 在本系列视频中，我们将了解如何将三重缓存模式下设置的 AXI VDMA IP 集成到 Vivado 设计的视频流水中。 该设计将针对使用 PS DDR 的 Zynq®-7000 SoC ZC702 评估套件来进行设计。然而，同样的步骤可以应用于其他基于 Zynq 的视频设计，例如 PYNQ™ 电路板上上一个视频系列中的示例。 教程 – 在三重缓存模式下将 VDMA...

引言 在上一个视频系列中（编号 21）中，我们创建了一种设计，可将模式（使用的是 LogiCORE™ IP 视频测试模式生成器 (TPG) 的核）发送到 Zynq®-7000 SoC ZC702 评估套件的板载 HDMI 中。 但这个应用硬件设计中的分辨率固定为 800x600p（在应用中无法对其进行更改）。 在本视频系列中，...

作者：小卓，来源：FPGA技术联盟 Vivado中的5种仿真模式 1、run behavioral simulation 行为级仿真，也是通常说的功能仿真 2、post-synthesis function simulation综合后的功能仿真 3、post-synthesis timing simulation综合后带时序信息的仿真，和真实运行的时序就相差不远了...