作者：默宸
AXI （Advanced eXtensible Interface） 本是由ARM公司提出的一种总线协议， Xilinx从 6 系列的 FPGA 开始对 AXI 总线提供支持，目前使用 AXI4 版本。
AXI总线
ZYNQ有三种AXI总线：
（A）AXI4：（For high-performance memory-mapped requirements.）...
技术
作者：Alan Schuler01什么是接口？ SystemVerilog 接口的开发旨在让设计中层级之间的连接变得更加轻松容易。 您可以把这类接口看作是多个模块共有的引脚集合。与必须在每个模块上定义多个引脚不同的是，您只需在接口中对引脚定义一次，之后只需在模块上定义接口即可。 如果稍后接口中涉及的信号被更改，则仅需更改接口即可。 ...
在上一篇有关 RF 数据转换器的博文中，我们了解了什么是软件驱动以及可以如何用它来管理 RF 数据转换器 IP 的状态和控制。
我们介绍了可以如何通过编写一个简单的独立应用来帮助调试系统中的 RF-ADC 和 RF-DAC 行为。
在那篇博客中，我提到赛灵思已通过一个叫作 RF Analyzer 的工具在任何电路板上的任何器件上启用了 RF 数据转换器的调试功能。...
作者：易志强，韩 宾，江 虹，张秋云
0 引言
随着科学技术的快速发展，数据采集系统已广泛应用于航天、军事、工业、医疗等各个领域，尤其在高精度产品的检测和监控项目中发挥着至关重要的作用[1]。在实际工程应用中，要求采集系统具有高速率、高精度、实时处理、系统稳定性好和通道数量多等特点。但是，传统的数据采集方案多数以ARM处理器(Advanced RISC Machine，ARM...
作者： OpenSLee
1 概述
在数字信号处理中，CIC滤波器是FIR滤波器中最优的一种，其使用了积分，梳状滤波器级联的方式。
CIC滤波器由一对或多对积分-梳状滤波器组成，在抽取CIC中，输入信号依次经过积分，降采样，以及与积分环节数目相同的梳状滤波器。在内插CIC中，输入信号依次经过梳状滤波器，升采样，以及与梳状数目相同的积分环节。
CIC滤波器的发明者是...
Video Processing SubSystem (VPSS) IP 核简介
赛灵思视频 Video Processing Subsystem IP 核是为了便于使用而被封装到单个 IP 中的一组视频处理 IP。该核是基于 HLS 的 IP。这就是说当您将 IP 添加到设计中后，此核用 C/C++ 编写，然后在后台由 Vivado 转换为 RTL（VHDL/Verilog...
购买该报告请联系：麦姆斯咨询 王懿
电话：17898818163
电子邮箱：wangyi#memsconsulting.com（#换成@）
汽车是成像技术的关键市场！
汽车成像技术
据麦姆斯咨询介绍，摄像头现已成为汽车的标配，2018年汽车图像传感器出货量为1.24亿颗。汽车摄像头模组市场在2018年达到30亿美元规模，预计2024年将达到57亿美元，2018~...
三张图
在Xilinx官网找资料无意中在应用—>AI推断加速中看到了下面三张图，顿觉“众里寻他千百度,蓦然回首,那人却在灯火阑珊处”的意思了。三张图非常通俗易懂的介绍了FPGA/ACAP这样的体系结构在AI推理中的优势。
1. CPU/GPU实现中为了达到高吞吐量高性能，必须（要一次输入足够多的数据，但这会因为数据的准备和同步而增加延时）从而导致只能在高吞吐量或低延时中选择其一...
来源：imwty
链接：segmentfault.com/a/1190000007309014
常见的编码
ASCII: 1个字节，只编码英文字母和符号
gb2312: 2个字节，增加了中文汉字和符号
Unicode: 把所有语言都统一到一套编码里把所有语言都统一到一套编码里，
一般是2个字节，生僻字4个字节
utf-8： 可变长编码，...
电信设备，服务器和数据中心的最新FPGA具有多个电源轨，需要正确排序才能安全地为这些系统上下供电。高可靠性DC-DC稳压器和FPGA电源管理的设计人员需要一种简单的方法来安全地放电大容量电容器，以避免损坏系统。
FPGA电源排序
最新在生成片上系统FPGA的过程中，它们可以提供十个独立的电源轨，为Vcore，存储器总线电源，I/O控制器，以太网等提供电源。如图1所示，...
您好，欢迎您回到这个硬件仿真博客系列！
希望您有空浏览和消化上一篇文章中的内容，在那篇文章里我们讨论了信号完整性仿真的基础知识，以及运行仿真所需的模型。如果您还没能抽出时间浏览和消化，我强烈建议您在阅读这篇博客之前先到这里读一下上一篇文章。如果您对 IBIS 模型已经很熟悉，并且在考虑开始使用Hyperlynx 工具，那就尽快开始吧。
在这篇文章中，我们将介绍如何调用...
加载方法
ZYNQ的启动镜像是由FSBL程序（bootloader），PL配置文件（硬件比特流文件），应用层软件三个部分组成，其通过SDK的软件生成工具把三个部分按规定的格式拼凑成一个.bin文件，最终将这个文件写入到QSPIFLASH中，整个ZYNQ在配置好启动方式为FLASH启动后，便可做到上电自启动运行下载到FLASH中的用户程序。
为了实现远程加载，抛开仿真器，...
作者：默宸，来源：FPGA技术联盟
双核运行原理
ZYNQ是一种主从关系的AMP架构，通过松散耦合共享资源，允许两个处理器同时运行自己的操作系统或者裸机应用程序，在各自运行自己的程序或者系统的时候，可以通过共享内存进行双核之间的交互。双核启动中，cpu0完成系统的初始化，与cpu1进行通信，读写共享内存。
共享资源防止冲突
1. DDR的内存使用，...
作者：Nick
开始前的几点说明：
本文会尽量从初学者的角度去描述整个Linux整个图形子系统，但由于其复杂性，涉及到的模块比较多，可能会需要一些相关的先验知识；
对于系统的介绍，分析的着重点可能不会在于为什么该这样设计，而是在于在现有的显示系统下，我们能做些什么来适配我们的目的；
1.前言
GUI作为人机交互信息量最大的一种方式，无论在消费还是工业级产品上都大行其道。...
引言
该视频系列 26 展示的是可以如何使用 AXI Video Direct Memory Access (VDMA) IP 来实现视频剪裁、画中画或软模式生成器功能。
示例 1 - 使用 AXI VDMA IP 的视频裁剪
视频裁剪
在某些情况下，您可能需要输出分辨率比输入分辨率小。视频剪裁是您可以通过 AXI 视频直接存储器访问 (VDMA) IP 执行的一项操作...
DNNDK是深鉴科技面向AI异构计算平台DPU自主研发的原创深度学习开发SDK，涵盖了深度神经网络Inference阶段的模型压缩（包括剪枝和定点化）、编译优化和高效运行时支持等各种功能需求，为DPU平台深度学习应用开发和部署提供高效全栈式解决方案。
作者：默宸，来源：FPGA技术联盟
1. DMA外设特点：
1. DMA引擎拥有一个灵活的指令设置DMA的传输；
2. 拥有8个cache线，每一个cache线宽度是4个字；
3. 拥有8个可以并行的DMA通道线程；
4. 拥有8个中断给中断控制器；
5. 拥有8个DMA触发事件并且可以编码控制；
6. 128个（64bit）的MFIFO，...
作者：介方技术团队 ，来源：软件定义世界微信公众号
1.安装环境说明
本文安装环境为VM14.1.1 + ubuntu16.04_64 + petalinux_2017.4 ,流程按照ug1144(v2017.3)文档进行讲解。
1.1 petalinux_2017.4下载
petalinx2017.4下载链接，请拷贝以下链接：
https://www.xilinx...
作者：hankf，Xilinx Employee
启动XEN后，测试ZDMA应用程序， 检查DMA的secure模式。打算在XSCT下读取寄存器 slcr_gdma。
如果target选择A53 #0，不能读取寄存器 slcr_gdma。
如果target选择PSU，能读取寄存器 slcr_gdma。
xsct% connect
tcfchan#1
xsct%...
您好，欢迎您回到这个硬件仿真博客系列！
希望您有空浏览和消化上一篇文章中的内容，在那篇文章里我们讨论了信号完整性仿真的基础知识，以及运行仿真所需的模型。如果您还没能抽出时间浏览和消化，我强烈建议您在阅读这篇博客之前先到这里读一下上一篇文章。如果您对 IBIS 模型已经很熟悉，并且在考虑开始使用 Hyperlynx® 工具，那就尽快开始吧。
在这篇文章中，我们将介绍如何调用...
作者： ActiveWizards，整理自AI科技大本营（ID：rgznai100）
为了方便学习，本文列出的20个Python库将按领域进行分类，有些你可能并不熟悉，但是真的能提高你的模型算法实现效率，多一点尝试，多一些努力！
核心库和统计数据
1. NumPy (Commits: 17911, Contributors: 641)
官网：http://www....
作者：hankf，Xilinx Employee
1. 参考文章
Getting Started with Android 8 v2018.1 for Xilinx MPSoC
https://github.com/MentorEmbedded/mpsoc-manifest/wiki/Getting-Started-with-Android-8-v2018.1-for-...
协议简介：
UART作为异步串口通信协议的一种，工作原理是将传输数据的每个字符一位接一位地传输。
其中每一位(Bit)的意义如下：
起始位：先发出一个逻辑”0”的信号，表示传输字符的开始。
数据位：紧接着起始位之后。数据位的个数可以是4、5、6、7、8等，构成一个字符。通常采用ASCII码。从最低位开始传送，靠时钟定位。
奇偶校验位：数据位加上这一位后，使得“1”...
异步电路
1. 电路的核心逻辑是组合电路，比如异步的FIFO/RAM读写信号、地址译码信号等电路；
2. 电路的输出不依赖于某一个时钟，也就说不是由时钟信号驱动触发器产生的；
3. 异步电路非常容易产生毛刺，且易受环境的影响，不利于器件的移植；
同步电路
1. 电路的核心逻辑是由各种各样的触发器实现的，所以比较容易使用寄存器的异步复位/置位端，...
作者：hankf，Xilinx Employee
在Ubuntu 16.04下，安装petalinux需要的软件包遇到错误，“requested an impossible situation”。安装Ubuntu 16.04时，选择的地区是上海。据说选择香港不会有这个问题。
user@:~$ lsb_release -a
No LSB modules are available....
本实验基于xilinx ARTIX-7芯片验证实现，有时间有兴趣的朋友可在其他FPGA芯片上实现验证。
当大家看到《xilinx verilog语法技巧(三)–RAM的初始化》文章的时候很多人认为initial语句，$readmemb语句均是不可综合语句（只能用来写测试文件），但是xilinx的综合器已经悄然改变了这一点。
rams_init_file源码：
//...
作者：Hello,Panda
连载[第三篇]讲过，要设计一块接口板和Xilinx官方开发板ZCU104对接来做验证。接口板有两块，分别是相机板和扩展板，相机板搭载Sony IMX172/117传感器；接口板包括FMC插座、万兆以太网SFP+接口、千兆以太网PHY接口和若干引出的IO（可用作MIPI DSI、LVDS显示屏）等。
图1 CMOS板实物图...
作者： OpenSLee，来源：FPGA开源工作室
RAM可以通过以下方式初始化：
1，在HDL源代码中指定RAM初始内容；
2，在外部数据文件中指定RAM初始内容。
Verilog Coding Example：
1，所有可寻址的words都初始化为相同的值
reg [DATA_WIDTH-1:0] ram [DEPTH-1:0];
integer i;...
作者：Art Pini，Digi-Key 北美编辑
我们处在一个由数字计算机控制的模拟世界里。因此，物联网 (IoT) 设备的设计人员需要将模拟值高效地转换为采样数字表示。答案看似简单，使用一个前置的模数转换器 (ADC) 便能解决问题，然后 ADC 并非千篇一律。因此，设计人员需要了解各种拓扑，以及它们与应用的对应关系。
例如，ADC 可能设计用来优化采样率、功耗和精度等不同特征。...
作者：小卓，FPGA技术联盟
时序电路基本模型
首先对于纯组合逻辑电路来说，其逻辑功能块的输出仅仅与当前的输入值有关系，其电路延时分析也非常的简单，只考虑输入到输出的信号延时Tdelay，但是影响Tdelay时间的因素比较多，比如不同的器件输入到输出的延时时间不同，不同的工艺条件以及在不同的环境下，Tdelay的时间也不同。
所以组合逻辑电路的延时参数是不固定的，...
VHDL 的一个强大功能是用库来组织 RTL 的不同部分。 通过使用库，不同的设计人员可以做这个工程中自己负责的那部分工作，而不必担心会在命名方面与其他设计师发生冲突。在例化期间，这可以通过手动指定要使用的库或者通过配置语句来完成。
例如，已经在一个名为“my_lib1”的库中创建并编译了一个名为“bottom”的实体。
编译到任何库中的顶层可以轻松地通过直接实体例化来引用底层...
作者：Art Pini，Digi-Key 北美编辑
微处理器、FPGA、DSP、模数转换器 (ADC) 和片上系统 (SoC) 器件一般需要多个电压轨才能运行。为防止出现锁定、总线争用问题和高涌流，设计人员需要按特定顺序启动和关断这些电源轨。此过程称为电源时序控制或电源定序，目前有许多解决方案可以有效实现定序。
对于需要电压定序的复杂器件，其内核和模拟模块的电压轨可能需要在数字 I/...
作者：Hello,Panda
做事情讲究个“谋定而后动”，做研发尤其如此，准备工作一定要做得充分了，需求一定要理解明确了，方可开始吭哧吭哧继续往下干。
楼主先准备以ZCU104为平台，实现一个视频处理和传输系统，算是熟悉ZYNQ UltraScale+ MPSoC器件。
总体要求是：设计一个图像采集、处理和传输系统，实时视频分辨率不小于4000...
作者：hankf，Xilinx Employee
修改Xilinx的定时器裸核应用程序(baremetal, standalone)例子xttcps_intr_example.c，可以测量中断响应延迟。
然后在单板上运行，以及在XEN的虚拟机上运行，可以分别测量这两种情况下的中断响应延迟。
单板的中断延迟
首先看单板上运行的中断延迟的测试数据，...
作者：默宸，来源：FPGA技术联盟
启动过程
设备配置包含用于初始化和配置ps和pl的所有方法及过程。在软件控制下，ps内的DevC提供用于初始化和配置ps和pl的手段和方法，在zynq中提供两个模块用于控制配置过程：
1. BootROM，一个静态存储块器块，当上电复位和暖复位后，有Cortex-A9的CPU执行这个内置程序；
2. 设备配置单元：...
随着AI的广泛应用，深度学习已成为当前AI研究和运用的主流方式。面对海量数据的并行运算，AI对于算力的要求不断提升，对硬件的运算速度及功耗提出了更高的要求。
目前，除通用CPU外，作为硬件加速的GPU、NPU、FPGA等一些芯片处理器在深度学习的不同应用中发挥着各自的优势，但孰优孰劣？
以人脸识别为例，其处理基本流程及对应功能模块所需的算力分布如下：...
作者：hankf，Xilinx Employee
SDK里带有xttcps_intr_example.c，可以产生时钟中断和PWM方波。MPSoC有四个TTC，总共12个timer。xttcps_intr_example.c缺省使用 12个中的第0个和第1个，TTC0和TTC1。如果修改为其它TTC timer， xttcps_intr_example.c运行出现异常。
原始的C代码...
作者：hankf，Xilinx Employee
Xen Dom 0的Linux kernel和文件系统，功能应该越少越好，文件应该越小越好。文件太大，可能引起启动失败。
只含有PS的HDF文件，编译出来的rootfs.cpio.gz.u-boot有49MB。经过分析，target文件系统中，/usr/bin占用93MB，其中QEMU的文件占用了92MB.
[qemu]$ ls...
作者：刘魁，刘健，管增伦等，文章来源： 电子技术应用ChinaAET
摘要：传统数字信号处理器（Digital Signal Processor，DSP）控制系统在中低压电力电子设备的控制和保护中已有广泛的应用，并取得了良好的控制效果，但对于高压大功率电力电子设备的控制和保护则存在不足。对此，针对高压大功率电力电子设备，设计了一种基于DSP+现场可编程门阵列（Field-...
作者：hankf，Xilinx Employee
ZDMA应用例子xzdma_simple_example.c 缺省只运行一次。
在XZDma_SimpleExample()里的XZDma_SelfTest( )之后，把运行部分放进一个循环体，可以多次运行。测试工具是Xilinx SDK 2018.2.
但它没有清除 Total byte count寄存器，多次运行后，会溢出...
要解决任何综合崩溃问题，通常应该从了解崩溃发生在综合的哪个阶段着手，以及工具方面是否有任何迹象指向特定的模块、赋值、声明或推断。
如果以下文章无法帮助您解决您查询的问题，请分享在运行文件夹中生成的 hs_pidxxxx.log 文件以及“project_name.runs/synth_1/”目录下的综合日志文件。
在某些情况下会出现日志不足的状况，并且需要与赛灵思共享 RTL 设计，...
作者：Digi-Key工程师 Joey Mulqueen
存在很多不同的通信协议，这里只列出我们PLC中较常用的协议。下表显示了这些协议之间的一些关键差异，之后对每种协议进行简要说明。
规格
CompoBus
DeviceNet
Ethernet/IP
EtherCAT
RS...
通过高性能多处理，提供具有更快响应时间和可靠性的救生除颤器
AED 可视为心电图 (ECG)，或多参数患者监护仪，也可提供挽救生命的治疗。ECG 可通过连接至人体特定位置的电极监控心脏信号。这些信号的振幅大约只有几毫伏，在有噪声的背景下很难辨别，但可用于准确确定一个人的 QRS 综合波。
QRS 综合波通常被医生用来诊断多种心脏疾病，比如心律失常、甚至心房颤动或心室颤动等。AED...
作者：Aaron Frederick，编译：机器之心
喜欢用 Python 做项目的小伙伴不免会遇到这种情况：做图表时，用哪种好看又实用的可视化工具包呢？之前文章里出现过漂亮的图表时，也总有读者在后台留言问该图表时用什么工具做的。下面，作者介绍了八种在 Python 中实现的可视化工具包，其中有些包还能用在其它语言中。快来试试你喜欢哪个？
用 Python 创建图形的方法有很多，...
MYD-C7Z020 开发板的构建基于 MYC-C7Z020 CPU 模块，该模块是一款基于 ZYNQ 的、Linux 就绪型的小巧 SOM，全面结合 Xilinx XC7Z020-1CLG400C SoC 器件、1GB DDR3 SDRAM、4GB eMMC、32MB 四路 SPI 闪存、千兆位以太网 PHY、USB PHY 和外部看门器。它可通过两个 0.8 毫米间距、140...
作者：Volker Goller，ADI系统应用工程师
工业以太网—实时以太网—在过去几年中经历了巨大的增长。虽然经典的现场总线仍大量存在，但它们已经过了巅峰期。流行的实时以太网协议扩展了以太网标准，可以满足实时功能的要求。现在，TSN为实时以太网提供了一条新的途径。
实时与通信
在工厂自动化和驱动技术的背景下，实时意味着周期时间要安全、可靠地达到10毫秒以下，最低至微秒。...
作者：Keith Lumsden，赛灵思应用工程师
嗨，我叫 Keith Lumsden，是赛灵思的一名应用工程师。
很高兴受邀为赛灵思社区的全新设计和调试技术博客撰稿。
我的主要任务是为使用集成到 Zynq®UltraScale™RFSoC 产品中的 RF 数据转换器的客户提供支持。
在我的职业生涯中，我一直从事模拟和混合信号系统、FPGA 架构、I/O...
作者：Steve Leibson
Arduino 和 Raspberry Pi 开发板是颠覆嵌入式系统开发方式的登峰造极之作。从前，嵌入式系统的开发从硬件开始。项目步骤一般如下：
1. 规范系统要求，包括粗略估计处理速度和 I/O 要求。
2. 选择符合功率、性能和价格要求的适当微控制器或微处理器。
3. 连接硬件原型。
4. 调试硬件原型。如有必要，...
作者： OpenSLee，来源：FPGA开源工作室
xilinx verilog语法技巧 一
硬件描述语言（HDL）编码技术让您：
•描述数字逻辑电路中最常见的功能。
•充分利用Xilinx®器件的架构特性。
1 Flip-Flops and Registers ：
Vivado综合根据HDL代码的编写方式推断出四种类型的寄存器原语：
•FDCE：...
作者：Stephen Evanczuk，Digi-Key 北美编辑
过去，设计人员倾向于使用现场可编程门阵列 (FPGA) 在硬件设计中提升计算密集型应用的性能，例如计算机视觉、通信、工业嵌入式系统，以及越来越多的物联网 (IoT)。然而，传统 FPGA 编程中涉及的繁琐步骤一直让人望而却步，促使设计人员到目前都还在寻求替代处理解决方案。
基于 Jupyter 笔记本的 Python...