作者：Dante Weng，来源：亚科鸿禹随着集成电路设计迈入超大规模时代，芯片规模已从早期小规模集成电路的数千门级，跃升至当前先进制程下的数十亿门级。这一指数级增长不仅带来了功能复杂度的爆发式提升，更使芯片验证环节面临“验证鸿沟”——传统基于仿真的验证手段，因算力消耗大、迭代周期长，难以覆盖超大规模设计的全功能场景，无法满足产品快速上市对高效、精准验证的需求。在此背景下，硬件辅助验证（HAV...
技术
引言Klepsydra Technologies致力于实现卫星搭载的高效人工智能推理功能——例如支持基于图像的实时地理定位。Klepsydra与Enclustra合作，将人工智能框架与紧凑型FPGA硬件平台相结合，为卫星打造出兼具成本效益与高性能的人工智能计算平台。以实时图像定位这类高要求任务为例，该系统在严格的航天系统限制条件下，成功实现了人工智能模型的机载运行，具备高吞吐量、...
AMD Vivado™ 设计套件以文件和库的形式提供仿真模型。仿真库包含器件和 IP 的行为和时序模型。编译后的库可供多个设计项目使用。用户必须在设计仿真之前通过名为 compile_simlib 的实用程序编译这些文件，以便为目标仿真器编译仿真模型。除了 RTL 模型，Vivado 还对一些 IP 提供 C/C++/SystemC 仿真模型，用于 SystemC 仿真验证，...
第一章——软件定义无线电概论-31.5 软件定义无线电的处理架构微电子产业在过去六十年中迅速发展，推动了微处理器系统的诸多进步，使我们日常所依赖的诸多应用成为可能。随着时间推移，这一演进速度正如著名的摩尔定律所描述，该定律定义了集成电路上可容纳晶体管数量的长期趋势。尤其是摩尔定律指出集成电路中晶体管数量大约每两年翻一番，这进而影响微处理器系统的性能，例如图 1.8 Pluto...
AMD EV系列器件介绍近年来，随着音视频应用场景和内容越来越丰富，对网络传输和存储都带来了巨大的挑战。为了应对这一挑战，各种视频编解码技术就被提了出来，其中H.264/H.265视频编解码协议是当前的主流视频编解码标准。AMD的ZYNQ MPSOC EV系列器件，是ZYNQ MPSOC集成了H.264/H.265 Video Codec Unit (VCU)硬核的一个系列器件。...
作者：Bill，来源：易灵思官微eMMC全称为 embedded Multi Media Card，主要用于非易失性存储，它弥补了 FPGA 芯片自身存储能力的不足，为 FPGA 提供一个高集成度、大容量、低成本、且易于使用的“硬盘”或“固态硬盘”解决方案。eMMC简介eMMC 在 FPGA 系统中的作用可以概括为：系统启动：可存储OS镜像大容量数据存储：记录采集数据、视频、...
作者：Simon Li，AMD工程师；来源：AMD开发者社区本文简单介绍了如何用Hyperlynx来做GTM的 IBIS AMI的PAM4仿真，以及可以通过仿真输出文件来画出Sampled Eye以帮助分析。1.Schematic setupSystem: Win11:HyperLynx: SI PI Thermal 2504Schematic setup2. Analysis Option...
作者：西南交通大学邸志雄老师，文章来源：硬件加速与EDA1、FPGA的逻辑资源指的是什么？以FPGA领域全球排名第一名AMD-Xilinx的UltraScale架构系列产品为例，其内部结构如图所示：特点1：宏观架构——异构资源的“精细化列式布局”FPGA芯片内部资源采用了按列排布的方式。图中不同颜色的色块代表不同类型的硬件资源单元，例如：深绿色块表示可配置逻辑块资源(Configurable...
1. 第一章—软件定义无线电概论-1
各种通信形式在千百年间不断演进，口头语言能够由一个人传递，并被另一人听见或接收。现代城镇中的报时员每年会举办一次比赛，用来寻找能够在最远距离内清楚地喊出信息的人。然而，尽管世界纪录保持者的喊声达到112.8分贝，其内容也仅仅是在不到100米的距离内被理解，比喊叫更有效的沟通需求与言语本身是一样古老的存在。
随着计算技术、...
为方便用户了解和熟悉「福晞®软件」，我们就软件的调试工具进行详细的讲解和说明，以帮助用户实现高效地开发和调试。福晞软件提供了一套完整的芯片在线调试工具，用户可以通过这一系列的调试工具，在线观察芯片内部信号的变化。本工具集提供了多种添加 Debugware IP 的方式，在完整运行福晞流程生成码流，并成功下载后，通过 Real Time Debug 工具可选择不同 LA Core，设置不同采样频率...
作者：Nicholas，来源：易灵思官微在现代数字信号处理（DSP）应用中，FPGA（现场可编程门阵列）凭借其高度并行性、可定制性和灵活性，已成为加速信号处理任务的核心硬件平台之一。作为在该领域具备领先技术的厂商，易灵思推出的 40nm Trion 系列与 16nm 钛金系列（TJ-Series）FPGA，分别面向不同性能层级的 DSP 应用需求，通过高效的 DSP...
作者：Simon Li，AMD工程师；来源：AMD开发者社区本文简单介绍了如何用Hyperlynx来做GTYP的 IBIS AMI仿真，以及可以通过仿真输出文件来画出以帮助分析。1.Schematic setupSystem: Win11:HyperLynx: SI PI Thermal 2504Schematic setupNote: 确保所有使用的模型和Schematic在同一个目录。2....
本教程在 Ubuntu22.04.1 虚拟机中安装了 Xilinx 2024.1 的开发环境，基于该环境从源码编译 PYNQ 3.1.2 工程，生成能够在 ALINX AXU15EGB 开发板上运行的 PYNQ 系统镜像。（Zynq US+ MPSoC AI SFP+ 10G 光纤 FPGA 开发板 AXU15EGB...
作者：Aoifem，AMD工程师；来源：AMD开发者社区简介此博客是 PetaLinux 简介 - 第 1 部分的续篇。它面向想要开始使用 PetaLinux 以及希望了解其关键工具、概念和功能的任何用户。在第一篇博客中，我们介绍了如何创建 PetaLinux 工程以及如何修改镜像。在这第二篇博客中，我们将在“第 1 部分”中创建的工程的基础上，继续介绍如何构建系统镜像并在 Zynq...
作者：Lucas，来源：易灵思官微在数字经济飞速发展的今天，数据传输速率已成为硬件性能突破的核心瓶颈。作为国内首款适配中端FPGA的PCIe Gen4高速接口方案，钛金高速接口的闪亮登场，凭借高速低功耗特性、灵活配置能力与全面协议支持，成为FPGA硬件设备实现高速互联的首要选择。其控制器硬件架构由物理介质附加层（PMA）和物理编码子层（PCS）两大核心模块组成，其中PCS硬核支持SGMII、...
作者：Yang Chen，AMD工程师；来源：AMD开发者社区HLS验证过程中，CSIM是最初验证程序功能是否正常的手段。作为最接近传统软件开发的方式，Vitis也提供了调试功能。而断点调试又是其中常见的调试手段，本文就简单介绍一下Vitis HLS断点调试的方法。Vitis HLS的debug按钮在C SIMULAION的run的下方（HLS组件的debug功能只支持CSIM，...
作者：Carey Huang，文章来源：骏龙科技社区本文主要介绍 Altera FPGA 外部存储器接口 EMIF 的技术选型、设计实现、仿真验证与硬件调试。Altera FPGA EMIF 简介EMIF，全称 external memory interface，是 Altera FPGA 中用于连接外部存储器的专用接口控制器，当前支持系列有 20nm 的 Cyclone® 10GX、Arria...
教程配套 VHDL 代码blinking_led.vhd (1.6 KB)概述本教程基于Efinix Efinity软件(版本2021.2.323.1.8)，演示如何使用Trion T120F576开发板创建简单项目。其他开发套件的使用方法与此类似。内容包括：新建工程、代码输入、引脚分配、编译、安装必要驱动及板卡编程。创建新工程选择"文件（ ...
作者：Nicholas，来源：易灵思官微RISC-V（Reduced Instruction Set Computing-V）是一个开源指令集架构（ISA），它的设计目标是提供一个简洁、可扩展且高效的指令集，适用于各种应用场景，从低功耗设备到高性能计算。易灵思提供完整的RISC-V 解决方案，致力于让开发者和硬件设计人员可以根据需要自定义和扩展指令集，且无需担心专有技术的限制。RISC-V的特点...
作者：Brian Liu，来源：FPGA FAE技术分享选集一、前言FPGA 的功耗优化是一个系统性工程，需要从设计架构、RTL 代码、工具配置、物理实现等多个层面协同优化，同时平衡性能、面积和功耗（PPA）。对于Zynq/MPSoC，因为还包含PS端，所以需要考虑的因素、所能应用的手段会更多。比如最近一个ProAV行业的客户，使用的到了ZU4EV平台，既包含PS系统、...
作者：Zhang Cheng，AMD开发者；来源：AMD开发者社区在上一篇Blog基于XPHY构建源同步接口（一）中主要阐述了XPHY的内部结构以及实现源同步接口的基本原理。本文将建立测试工程并且通过仿真进一步介绍Versal XPHY的相关特性。1.Example design工程架构基于example design工程开始新的设计可以快速搭建原型并验证功能，为了更方便做后续上板测试，...
Verilog 代码示例DeBounce_v.v (2.5 KB)DeBounce_tf.v (1.5 KB)简介注：本页信息主要摘自消抖逻辑电路（VHDL）页面；其设计理念同样适用于Verilog和VHDL实现。在用户界面中使用机械开关是一种普遍做法。然而当这些开关被触发时，触点通常在稳定状态前会多次弹跳或抖动。现有多种硬件或软件方法可处理这种暂时性信号模糊。...
作者：Herbert，来源：易灵思官微在 RISC-V 架构的复杂体系中，寄存器扮演着关键角色。易灵思 Sapphire SoC 以对 RISC-V 软核及硬核的有力支持，备受关注。本篇文章旨在描述易灵思 Sapphire Soc（软核）、Sapphire HP Soc（硬核）按照 RISC-V 标准规范中的 mcause 、mstatus...
本文作者：AMD 工程师 Stephen MacMahon您将在这篇博客中了解系统设备树 (SDT) 以及如何在 AMD Vitis™ Unified IDE 中使用 SDT 维护来自 XSA 的硬件元数据。本文还讲述了如何对 SDT 进行操作，以便在 Vitis Unified IDE 中实现更灵活的使用场景。什么是 XSA，它包含什么XSA 是在 AMD Vivado™ 设计套件中根据...
作者：Gary Pan，AMD工程师；来源：AMD开发者社区Xilinx-AMD有提供25G DFE TRD （UG1530）参考设计。 然而，有的时候，客户也会对10G DFE TRD有需求。这篇blog的目的，正在于帮助客户如何完成修改DFE TRD，从25G修改到10G。 1.修改工程的线速率TRD中一共有2个IP核需要修改它们的线速率，分别是ORAN Radio IF...
1、概述智多晶EDA工具HqFpga（简称HQ），是自主研发的一款系统级的设计套件，集成了Hqui主界面、工程界面、以及内嵌的HqInsight调试工具、IP Creator IP生成工具、布局图、热力图、时序分析等。HQ支持Windows、Linux操作系统利用HQ设计套件，设计人员能够实现高效率的FPGA工程开发与调试验证。HQ在2025年升级迭代新增很多功能，...
一、多板同步的核心挑战在相控阵雷达、大规模MIMO通信及分布式射频采集系统中，多通道数据的相位一致性和时间同步精度直接决定系统性能。传统方案依赖外部时钟分发器与FPGA协同，但存在布线延迟差异、时钟抖动累积等问题。Xilinx Zynq UltraScale+ RFSoC系列（如XCZU47DR）集成高性能ADC/DAC与可编程逻辑，结合TI的LMK04828时钟芯片，可构建低抖动、...
作者：Herbert，来源：易灵思随着 RISC -V处理器在 FPGA 领域的广泛应用，易灵思 FPGA 的 Sapphire RISC-V 内核凭借软硬核的灵活支持，为开发者提供多样选择。本文深入探讨 Sapphire SoC 中 RISC - V 平台级中断控制器（PLIC），解析其架构与操作机制，助力你深入了解与应用。RISC-V中断生态系统导论1.1...
作者：Tawfeeq Ahmad软件无线电 (SDR) 是无线通信领域最重要的变革之一。传统无线电依靠固定的模拟电路进行滤波、混合和调制，而 SDR 则不同，它将大部分处理工作转移到了数字领域。通过用软件驱动的算法取代以硬件为中心的功能，SDR 获得了无与伦比的灵活性，能够让设计人员升级功能、适应新协议并延长系统生命周期，而无需重新设计硬件。这种快速重新配置的能力使得 SDR...
作者：Clara An，文章来源：亚科鸿禹VeriTiger-PT100S是亚科鸿禹全新一代FPGA原型验证平台，搭载最新一代VP1902芯片，具备更大规模的验证容量、更强的系统性能、更灵活的接口扩展，尤其适用于超大规模前沿复杂IC设计的前端全场景验证、高速接口验证及硅前软件开发。本文将详细介绍如何在VeriTiger-PT100S上进行PCIe Gen5验证。在VP1902上搭载工程，...
人机交互的概念可以追溯到工业革命时期，在当时机器开始取代人类劳动。然而，直到20世纪中叶，人机交互领域才受到广泛关注。人机界面（HMI）是人与机器之间交互的关键点，形成了用户可以控制复杂系统并与之交互的门户。传统上，HMI依赖于静态设计和预编程响应，随着人工智能（AI）和机器学习（ML）的出现，HMI行业发生了根本性的改变。AI和机器学习的深度融合，通过数据驱动的智能决策与自适应能力，...
跨时钟域（Clock Domain Crossing, CDC）是 FPGA 设计里最容易引发隐蔽 bug 的地方。要点：避免元稳态（metastability）并保证数据完整性。下面给出常用模式、示例代码与注意事项。
基本原理（一句话）
当一个域的信号在另一个域采样时，触发器可能进入元稳态；要用结构和协议把“异步边界”转成可接受的“可靠同步”行为（延迟、握手或双口FIFO等...
文章来源：OpenFPGA实例讲解，我们以axi_gpio讲解基本流程和简单的小技巧，后续我们会以更复杂的实例讲解封装IP时候的高级技巧。先开始今天的实例，先从官方IP下拷贝源码，具体位置：Vivado/2019.1/data/ip/xilinx/axi_gpio_v2_0/hdl/axi_gpio_v2_0_vh_rfs.vhdVivado/2019.1/data/ip/xilinx/...
射电望远镜中RFSoC的核心价值：架构简化与性能突破定义与解释 射电望远镜需接收宇宙天体辐射的微弱射频信号（如C带4-8GHz），传统架构依赖复杂的模拟混频器电路进行频率转换，导致系统体积大、功耗高且通道一致性差。RFSoC（射频系统级芯片）通过集成高性能ADC/DAC、数字上/下变频（DUC/DDC）及可编程逻辑，实现射频信号的直接数字化采样，省去模拟混频环节，...
本文作者：AMD 工程师 Kevin Morris随着 AMD Vitis™ 统一软件平台 2021.2 的发布，Vitis 引入了一个 Tcl 脚本，用于在应用程序运行的特定时间点协助查找栈和堆的内存使用情况。该脚本已延续到后续的 Vitis 版本，并在 Unified IDE 中仍可使用。本文涵盖了如何在 Vitis 中使用分析工具在应用程序调试期间对栈和堆进行监控。...
在芯片设计验证中，我们常常面临一些外设连接问题：速度不匹配，或者硬件不支持。例如运行在硬件仿真器或FPGA原型平台上的设计，其时钟频率通常只有几十MHz，甚至低至1MHz以下；而真实世界中的外设与协议（如PCIe、高速以太网等）运行在几百兆以上。如此巨大的速度鸿沟，使得将它们直接相连几乎不可行。针对速度不匹配，核心解决方案是引入降速桥（Speed Adaptor）。它是专门用于原型验证 (...
RFSoC作为软件无线电平台的核心优势定义与架构 RFSoC（射频片上系统）是集成高速ADC/DAC、FPGA可编程逻辑、Arm处理系统及专用射频模块的单芯片解决方案，无需外部模拟组件即可构建完整无线电系统[1]。其核心架构通过PS（处理系统）与PL（可编程逻辑）的低延迟连接，实现软件定义的灵活性与硬件加速的高性能结合。 关键技术亮点...
作者：Terry Ni，AMD工程师；来源：AMD开发者社区一、引言 在嵌入式系统调试工具中, trace工具通常是解决一些疑难问题的最好工具。它能够在不破坏和修改原有运行过程的情况下，直接抓取到执行过程。这对调查一些异常挂起，异常状态或是特殊工况提供了非常好的抓手。 ...
作者：俆易难，来源：北京开源芯片研究院问题背景：彻底消除验证加速中的通信瓶颈在处理器设计流程中，功能验证常常是最消耗时间和资源的部分，不仅占据 60% 以上的开发周期，并且是流片失败的主要风险。与此同时，随着算力需求的不断增长，芯片设计的功能丰富程度、微结构复杂度在迅速提升：RISC-V 指令集手册长度相比五年前早已翻番， RISC-V CPU 的性能水平距离 x86/ARM CPU 越来越近。...
引言在涉及Xilinx Zynq UltraScale+ MPSoC的项目中，实现设备间高速、低延迟的数据传输往往是核心需求之一。PCIe（尤其PS侧）结合DMA（直接内存访问）正是满足这类需求的理想技术方案。在近期支持的客户项目中，其核心需求在于：在一款PCB单板上，集成两颗Zynq MPSoC器件，并利用其PS侧的PCIe控制器，直接构建点对点DMA数据传输链路，...
作者：Wayne Lyons，AMD 汽车业务高级总监2024 年至 2030 年间，高度自动化汽车每年的出货量将以 41% 的复合年增长率增长。这种快速增长导致汽车品牌对精确可靠传感器技术的需求空前高涨，因为他们希望提供精准、可靠且最终完全自动驾驶的汽车。为实现这一目标，激光雷达（光探测与测距）传感器已成为汽车制造商与汽车设备供应商不可或缺的传感器。...
本文转载自：至芯JESD204B 是由 JEDEC（联合电子设备工程委员会） 制定的一项高速串行接口协议，全称为《Serial Interface for Data Converters》（数据转换器串行接口标准），是 JESD204 协议的第二代升级版本（前身为 JESD204A）。其核心目标是解决高速数据转换器（ADC/DAC）与基带处理器（FPGA/ASIC）之间的高速...
作者：游昆霖，来源：北京开源芯片研究院协同仿真（Co-simulation）是处理器核功能验证的重要手段，提供体系结构级功能验证和逐指令出错调试粒度，被学术界及工业界广泛应用，但现有仿真速度仍无法满足大规模验证需要。基于硬件仿真平台的协同仿真加速方法具有更高的理论速度上限，但频繁的软硬件通信成为性能关键瓶颈。中国科学院计算技术研究所（简称“计算所”）和北京开源芯片研究院（简称“开芯院”）在...
作者：AMD 工程师 Simreet Behera & Abhinav Dubey本文主要介绍了 AMD Vivado™ IP integrator (IPI) 的诸多功能特性。我们将讲解 Vivado IP integrator 的各项基本功能，欲知详情，请参阅以下 GitHub 仓库中所含教程：https://github.com/Xilinx/Vivado-Design-...
EsteemPCB Academy 是一个专注于 FPGA、嵌入式系统与硬件开发的技术学习平台，致力于通过通俗易懂的课程内容，帮助工程师和学习者快速掌握前沿技术。在他们的一支教学视频中，使用了 ALINX AX7020 FPGA 开发板，演示了如何在 Vivado 中调用 PLL（Phase-Locked Loop，相位锁定环）IP 核，实现不同频率的时钟信号生成。...
1. PCIe总线技术概述 PCI Express（PCIe）作为第三代I/O总线技术，于2001年由Intel首次提出，旨在替代传统PCI总线以满足高速数据传输需求。其核心优势在于采用点对点串行互联架构，每个设备独享通道带宽，支持全双工传输模式，并通过差分信号实现高速数据交互1。历经多代技术演进，PCIe传输速率从1.0版本的2.5Gbps提升至5.0版本的32GT/s...
作者：Davis Zhang，AMD开发者；来源：AMD开发者社区目前AMD的SoC器件的PS部分都有GEM(Gigabit Ethernet Controller)，它可以配置为使用MIO管脚或者经过EMIO使用PL IO管脚。当配置为使用MIO管脚的时候，接口为RGMII。当配置为使用EMIO的时候，GEM经过EMIO连接到PL的接口为GMII。...
作者：Zhang Cheng，AMD开发者；来源：AMD开发者社区在 AMD Versal 自适应 SoC 器件中，SelectIO 是实现高速接口的重要组成部分。它为器件提供了灵活且高性能的通用 I/O 资源，支持多种工作模式，能够满足源同步接口、异步接口以及各类自定义接口的需求。高速接口设计中，源同步接口（Source-Synchronous Interface） 是一种常见方式，...
AMD 7nm Versal系列器件引入了可编程片上网络（NoC, Network on Chip），这是一个硬化的、高带宽、低延迟互连结构，旨在实现可编程逻辑（PL）、处理系统（PS）、AI引擎（AIE）、DDR控制器（DDRMC）、CPM（PCIe/CXL）等模块之间的高效数据交换。NoC的出现，替代了传统PL内部布线实现复杂总线互连的方式，通过专用硬化通道提升吞吐量、降低延迟、...
文章来源：FPGA入门到精选在无线通信、数字音频、雷达系统等领域，我们常面临这样的矛盾：信号采样时希望用高速率保证精度，处理时又需要低速率降低成本。多速率信号处理（Multirate Signal Processing） 正是解决这一矛盾的“变速引擎”。它通过灵活调整信号采样率，实现了效率与性能的平衡。单速率是指整个信号处理系统中只有一种数据速率；多速率是指整个信号处理系统中存在多个数据速率，...