例子来源
10G AXI Ethernet Checksum Offload Example Design
错误信息
简化后的错误信息如下：
hankf@XSZGS4:zcu102_10g_ethernet_CSO$ petalinux-build
.........
ERROR: opkg-utils-0.4.5-r0 do_compile: oe_runmake...
技术
作者：付汉杰 hankf@amd.com
AMD ZCU106 U-Boot 2023.1 Open Source Flow 编译的缺少“gnutls/gnutls.h”错误
获取代码
以下列命令获取U-Boot代码
petalinux-devtool modify u-boot-xlnx
在目录components/yocto/workspace/sources...
本文转载自：XILINX开发者社区微信公众号
本文作者：AMD 高级产品应用工程师 Kevin Morris
这篇博客展示了在 AMD Zynq 设计中，如何用 Vitis Vision Library 中的函数（remap）导出一个 IP，并基于此 IP 构建一个的硬件平台（XSA），进而基于此平台来运行嵌入式应用。
remap 函数是指从图像的某个位置获取像素信息，...
问：PLC 常用的通信协议
存在很多不同的通信协议，这里只列出我们PLC中较常用的协议。下表显示了这些协议之间的一些关键差异，之后对每种协议进行简要说明。
CompoBus
此协议有高速和远程两种模式。在高速通信模式下，数据速率可达750 kbps，但最大电缆长度为100 m。而在远程通信模式下，最大电缆长度可达500 m，但数据速率仅为93.75 kbps。欧姆龙（Omron...
作者：付汉杰 hankf@amd.com
错误
PetaLinux编译Microblaze的U-Boot时，遇到下列错误 ，链接时提示找不到相关函数。
| microblazeel-xilinx-linux-ld.bfd -Bstatic --no-dynamic-linker -Ttext 0x80100000 -o u-boot -T u-boot.lds arch...
作者：姜杰，文章来源： 高速先生微信公众号
大家都在关注DDR5跑的有多快，高速先生却在关心它为什么能够跑的稳……
内存的稳定性，离不开RAS功能。提起RAS，熟悉DDR的小伙伴们一定记得行地址选通信号（Row Address Strobe, RAS），不过这个信号跟本文没啥关系，为了避免大家概念混淆，先说明一哈。
言归正传，今天要介绍的是另外一个RAS（Reliability...
本文转载自： 明德扬FPGA科教微信公众号
本文讲一下随路时钟，什么是随路的时钟呢？
第1节 随路时钟的概念
如图1是一个SDRAM的接口时序图，大家如果做外部接口，使用过各种芯片，一般也能看到类似这样接口时序图。CLK是时钟信号，INPUT代表输入SDRAM的各种信号，OUTPUT表示SDRAM输出的各种信号线。其实芯片接口就是一些寄存器，既然是寄存器，...
本文转载自：明德扬FPGA科教微信公众号
本小节对时序约束做最终的总结。如图1所示，前几节内容依次讲述了时序约束的四大步骤。第一是生成时钟约束；第二是输入端口约束input delay；第三是输出端口约束output delay；最后是时序例外。前几节内容把这些情况都归纳起来，对每种情况仔细划分，然后按照对应的情况进行时序约束即可。
图1 时序约束四大步骤
再强调一点...
本文转载自：FPGA的现今未微信公众号
在FPGA的设计中的，内部的FIFO和RAM是两种非常常见的存储单元。有的场景是只能使用RAM，比如存放表项的时候，有的场景是RAM和FIFO都可以使用，比如存放数据的时候，从功能的角度来讲，FPGAer都知道这两种存储单元如何使用，但是从工程的角度，比如板上问题的定位、存储单位读写逻辑的修改和维护等方面来看，用FIFO还是用RAM还是有点点讲究了...
ARM + FPGA架构有何种优势
近年来，随着中国新基建、中国制造2025的持续推进，单ARM处理器越来越难满足工业现场的功能要求，特别是能源电力、工业控制、智慧医疗等行业通常需要ARM + FPGA架构的处理器平台来实现特定的功能，例如多路/高速AD采集、多路网口、多路串口、多路/高速并行DI/DO、高速数据并行处理等。
到底ARM + FPGA架构有什么优势？
ARM：...
本文转载自： 明德扬FPGA科教微信公众号
本文继续讲解时序约束的第四大步骤——时序例外。
首先看一下图1，最后一步才进行时序例外的相关约束。再讲一下步骤，第一步是时钟约束，这一步会影响FPGA内部时序，第二步和第三步也会使用生成时钟的约束作为参考时钟约束输入输出端口。时钟约束完内部实际逻辑都没问题之后，第二步是input delay，第三步是output delay，...
问题描述：
SelectIO 架构手册 AM010 描述了如何使用 XPIO_VREF 原语来调整 Internal Vref。
解决方法：
如 AM010 中所述，使用 XPHY 时，VREF_NIB 必须设置为 VREF_RIU，这在 Advanced IO Wizard 2023.1 版本和更低版本中并未正确实现。
为解决此问题，请勿使用...
本文转载自： 明德扬FPGA科教微信公众号
本文将详细介绍输出延时(output delay)的概念、场景分类、约束参数获取方法以及约束方法。
图1 output delay约束类型
如上图1所示：输出延时(output delay)约束与输入延时(input delay)约束相似，输出延时亦分成系统同步和源同步两大情形。
其中源同步根据时钟特性，...
问题描述：
76889 - Versal HDIO/MIO：以 3.3 V 或 2.5 V 上电时，如果使用三态，则在数据与三态之间可能存在争用条件是一篇面向 Versal 自适应 SoC 的设计咨询，其中详述了三态控制发生更改时的 MIO 要求和 HDIO 要求。
本文则着重探讨 HDIO OBUFT 和 IOBUF 用例。
如果含三态控制 (OBUFT/IOBUF) 的...
问题描述：
使用 Vivado 或 Vitis_Analyser 时，工具发生崩溃并显示一下错误：
****** Vitis Analyzer v2023.1 (64-bit)
**** SW Build 3794935 on Mon Feb 27 11:05:40 MST 2023
** Copyright 1986-2022 Xilinx, Inc. All...
本文转载自： OpenFPGA微信公众号
演示伪红外图像处理。
介绍
红外摄像机因为对可见光不敏感，所以在一些特殊行业应用越来越广泛。
红外摄像机甚至可以透过太阳镜看到人眼，并且摄像机图像不受白天或夜晚的影响，并且几乎没有环境光。
因为真正的红外sensor价格比较昂贵，所以这次选用一种伪红外sensor，即利用相机自己的光源，即安装在镜头旁边的 LED，...
作者：Shaoyi Chen，来源：AMD Xilinx开发者社区
本篇博客介绍VVAS框架所支持调用的H/W(HLS)内核。H/W内核指的是使用HLS工具生成的在FPGA部分执行的硬件功能模块。
HLS kernel创建
我们以smartcam的预处理作为例子，相关的代码可以在参考链接中找到。xf_pp_pipeline的作用是将输入图像的格式从NV12转换为BGR，...
作者：Chen Shaoyi，来源：AMD Xilinx开发者社区
Vitis视频分析SDK是在AMD平台上构建AI驱动的智能视频分析解决方案的完整软件栈。它从USB/MIPI摄像头、视频文件或者RTSP流中获取输入，并使用Vitis AI实现各种基于人工智能的应用，如智能城市、行人检测、健康监测、智慧零售、缺陷检测等等。
对于开发者，VVAS以基础插件、...
问题描述：
VADJ 引脚是 VITA 57.1 FMC 标准的一部分，承载着从载卡到 I/O 夹层模块的可调节电压等级的电源。
这通过 FMC 卡上的 IPMI 支持型 EEPROM 定义。如欲了解有关 VADJ 行为及初始化的更多详情，敬请查看(67103）。
如果所选 I/O 夹层模块上没有准确定义 VADJ 电压（按照 VITA 57.1 规范），可能必须手动控制...
问题描述：
本答复记录旨在描述在部分 Versal 自适应 SoC 器件上使用物理不可克隆功能 (Physically Unclonable Function，PUF) 时，与 VCC_PMC 电源轨相关的要求。请参阅 UG1508，获取受影响的器件列表。
如需了解有关如何注册接收新设计咨询通知的信息，请参阅（答复记录 18683）。
解决方法：
如需在部分 Versal...
作者：Syedz，来源：AMD Xilinx开发者社区
在先前博文在 Vivado 中利用 report_qor_suggestions 提升 QoR和利用 RQA 和 RQS 实现设计收敛中，我们了解了“Report QOR Suggestions (RQS)”（QoR 建议报告）如何借助时钟设置、使用率、拥塞和时序建议来帮助达成设计收敛。
在本篇博文中，我们来聊聊“...
作者：Terry Ni，来源：AMD Xilinx开发者社区
在2020.1版本之后，u-boot阶段会执行boot.scr来加载后续的kernel和rootfs。但是在有些应用情况下，对u-boot加载过程需要一定的定制化修改。例如，不是在FSBL阶段加载bit文件，而是在u-boot阶段加载bit文件。对于这类的定制化应用，我们可以修改boot.scr来实现...
作者：Gary Hilson EE Times特约编辑
设计人员在开发芯片逻辑之前，需要在许多因素之间作出权衡。例如，如果是为移动应用开发芯片，功耗就是一个非常重要的因素。在这种情况下，需要低功耗逻辑。顾名思义，低功耗逻辑有助于降低功耗，但会影响芯片的性能。同样，如果是为数据中心应用开发芯片，则需要考虑高性能，功耗相对次之。
总之，芯片的功耗和性能是成反比的。在为芯片设计编写逻辑时，...
作者： Harris Feng，文章来源： Comtech FPGA微信公众号
一、AMD FPGA PCIE IP介绍
AMD FPGA自带PCIE硬核，实现了PCIE协议，把串行数据转换为并行的用户数据，以UltraScale系列FPGA为例，其支持Gen1.0\2.0\3.0\4.0，1~16 Lanes，如下图所示：
另外当前最新7nm系列器件Versal...
以太网 PHY 3具有两个主要功能。
首先，PHY具有直接与诸如现场可编程门阵列（FPGA）、微控制器（MCU）或中央处理单元（CPU）之类的设备的媒体访问控制器（MAC）接口的数字域。PHY将在某种程度上具有MII，即4位宽的数据总线，在发送和接收方向上具有控制和时钟线。MII有多种形式，取决于MAC和PHY的速度，并且具有不同的引脚数。下表显示了最常见的MI，...
标准协议的规范中一般都对眼图模板都有详细的规定，使用IBERT完成眼图扫描后，通过设置一些参数，即可让Vivado自动将模板画到眼图上。具体操作步骤如下：
1. 新建IBERT工程
在Vivado的IP Catelog中找到IBERT，此处以UltraScale Plus系列的GTY为例，注意Versal GTM不再单独提供IBERT，需要通过GT Wizard来实现...
问题描述：
对 Versal 设计使用 Vivado DFX 时出现硬件故障，我怎样才能避免这种情况？
解决方法：
如果设计的静态区域 (NSU) 内有 DDRMC 端口，且该端口仅供可重配置分区 (NMU) 访问，则可能发生硬件故障。
在 Vivado 2022.1 版本中，对此情况会报告以下 DRC。
HDPR-124
HDPR #1 Static...
前言
许多行业的数据密集型应用持续突破界限，需要快速高效地传输有效载荷数据。5G通信网络系统要求基础设施及其连接器件具有更大带宽。在航空航天和防务行业中，这相当于雷达应用和复杂数据分析仪器要在更短的时间内处理更多信息。相应地，对快速增长的高带宽进行测试与分析便意味着需要使用速度更快、容量更大的电子测试设备。
对数据不断增长的需求导致JEDEC固态技术协会需要引入新的JESD204标准...
问题描述：
尝试在装有 Vitis 2022.2 的 Ubuntu 22.x 机器上调试设计时，出现以下错误：
$XILINX_VITIS/bin/xgdb
Breakpoint 1 at 0x404c8b: file src/medianFilter.cpp, line 130.
/host: /Vitis/2022.2/lib/lnx64.o/Ubuntu/libstdc...
计算机视觉（Computer Vision）是指让机器通过数字图像或视频等视觉信息来模拟人类视觉的过程，以达到对物体的理解、识别、分类、跟踪、重建等目的的技术。它是人工智能领域中的一个分支，涉及图像处理、模式识别、机器学习、深度学习等多个领域。
计算机视觉的应用非常广泛，例如人脸识别、自动驾驶、无人机、医学影像分析、工业生产等等。本文将对计算机视觉应用中最为广泛的六大技术进行介绍...
作者：付汉杰 hankf@amd.com
问题
AMD Vitis 调试代码时，BSP代码的某些应该被执行的行，没有被执行，调试器显示代码乱跳等。
原因
为了提高运行速度，BSP编译时，默认使用了优化选项进行编译，导致调试器对应二进制代码、和C代码时出现问题，显示出错误的执行流程。
这只是显示问题，实际执行流程是没有问题的。
解决办法
将BSP中需要调试的代码，...
问题描述：
当我尝试在机器上安装 Vivado 时，无法通过帐户身份验证检查。为什么会出现此问题?
解决方法：
有多种因素可能会影响此行为。
1) 如果您的帐户未能通过“出口合规”验证。请参阅出口合规信息了解详情。
2)机器上的系统日期时间未正确设置时，也可能出现此行为。纠正系统的日期时间即可防止发生此问题。...
作者：付汉杰 hankf@amd.com
中断优先级
AXI Interrupt Controller支持中断优先级。 在Vivado Block Design中， bit-0连接的中断优先级最高， 越靠近bit-0的中断优先级最高。
AXI Interrupt Controller的手册pg099中的描述如下：
Priority between interrupt...
合成孔径雷达(SAR)是一种用于遥感应用的主动成像传感设备，可以在各种天气条件下获得广域图像。SAR成像使用安装在移动平台上的天线，通过对接收回波的处理，可获得更大的合成天线孔径，从而提高方位分辨率。
某一特定频段的雷达通常具有不同于其他频段雷达的性能、特点和应用场合。例如，众所周知，穿透能力基本取决于微波频率[1]。通常，穿透距离与微波频率成反比。频率越高，穿透深度越低。此外，...
本文涵盖了在 Versal GTY 和 GTYP 中使用模式生成器和检查器时对以下操作的限制：
启用模式生成器/检查器
强制生成错误
启用周期计数器
读取周期计数器和错误计数器
启用模式生成器/检查器：
1. 将 CH*_TX/RXPRBSSEL[3:0] 设置为所需模式
2. 将 TX_PMA_DATA_SEL (CH*_TX_PCS_CFG0[31:29]) 设为 3'...
作者：Aravindb，AMD Xilinx 开发工程师，文章来源：AMD Xilinx开发者社区
在本篇博文中，我们将演示如何在 Versal AI Core 系列 VCK190 评估套件上从 USB 辅助启动模式启动 Linux。
为此，我们将修改启动镜像格式 (BIF)，使用 Vivado 2020.2 通过 USB 来加载第二个可编程器件镜像 (PDI)。
我们将使用...
问题描述：
K26I 是否存在 GTH 线速率限制？
解决方法：
KRIA 器件分两个等级：
K26C：商用级
K26I：工业级
每个模块的 GTH 规格略有不同。相比于商用级 K26C，工业级 K26I 存在一些限制。
如需了解 GTH 的详细规格，请参阅 DS987
由于线速率和 RXUSRCLK/TXUSRCLK 最大频率存在限制，在 K26I...
作者：付汉杰 hankf@amd.com
需求
客户为AMD Xilinx SoC创建了PetaLinux工程。需要定制PetaLinux中的FSBL。
PetaLinux默认从内部指定的源取代码。
取出FSBL代码
使用命令“petalinux-devtool modify fsbl-firmware”， 可以取出FSBL代码到目录“components/yocto/...
作者：AMD intern Zhang Guanghao，文章来源：AMD Xilinx开发者社区
1. IP的介绍
Multi-Scaler是一个用于图像缩放的视频处理IP核，支持最多8路输出，使用Memory接口，从源缓冲区读取图像，在H和V域进行缩放后写入到目的缓冲区，源端的缓地址和目的端缓存地址可以动态的更改，输出完成之后会产生一个中断信号。IP的配置界面如图...
作者：付汉杰 hankf@amd.com
看到了有文章提到软核Risc-V在FPGA上的DMIPS数据， 0.464 DMIPS/MHz。
使用手上现有的MicroBlaze工程，顺手测试了MicroBlaze的DMIPS数据。
使用的单板是AC701， 芯片是7A200T。MicroBlaze配置128KB Local Memory， 8KB I-Cache 和 D-...
作者：付汉杰 hankf@amd.com
概述
AMD Xilinx Vitis内部集成了各种外设的例程，为工程师提供了快速上手的代码。
AMD Xilinx有很多开发板。各种单板的硬件参数不一定完全一致，有时需要根据单板硬件设计、Vivado中的Block Design设计，修改外设例程的参数。
IIC EEPROM例程
本文描述在如何运行IIC EEPROM例程...
无线电视系统的设计依赖于一些关键的技术和构建模块。FPGA（现场可编程门阵列）技术可以在无线电视应用中发挥重要作用，特别是在数字电视信号的传输和接收方面。
LiveTools Technology SA
LiveTools Technology SA是一家成立于1997年的瑞士公司（之前名为Broadcast Services），在全球无线电视制作服务方面有着广泛的背景。...
作者：付汉杰 hankf@amd.com，文章来源：博客园微信公众号
测试环境
测试单板
ZCU106
测试工具
Vitis 2021.2
R5 AES 测试流程
创建Platform
在Vitis的 “File - New ” 中，选择“Platform Project”， 指定名称如“zcu106_r5”， 再选择对应的XSA文件和 Processor 如...
本文给大家分享串行ADC布局布线设计要点！
一、PCB布局设计注意要点：
①电源部分尽量远离AD与时钟部分。
②电源部分，主芯片FPGA，时钟部分尽量放同一面，AD部分放一面，这样既能减弱数字部分的信号对AD部分的干扰，又能方便结构统一做散热；（此设计点是限于板子空间小的情况下处理）。
③AD芯片与时钟芯片的LDO电源要靠近各供给模块芯片放置。
④...
作者：stephenm，AMD Xilinx工程师
MicroBlaze™ CPU 是可修改的拖入式预设 32 位/64 位 RISC 微处理器配置系列。
MicroBlaze 处理器能满足众多多样化的应用程序的不同需求，惠及工业、医疗、汽车、消费品和通信市场。MicroBlaze 使用哈佛 (Harvard) 架构，此架构的 PL 内通常包含双 LMB BRAM。但在本篇博文中，...
需求
有客户需要通过PCie从Windows系统访问MPSoC的DDR，从而使X86和A53通过共享DDR内存的方式交互大量数据。X86作为PCIe Host, MPSoC作为PCIe Endpoint。共享的DDR内存是MPSoC的DDR内存。
文档要点
框图
首先，UG1085 Figure 30‐1: Block Diagram of the Controller for...
作者：付汉杰 hankf@amd.com
测试环境
参考文档
1. xtp226-ac701-multiboot-c-2015-1.pdf
2. ug470_7Series_Config.pdf
3. xapp1247-multiboot-spi.pdf
4. ug952-ac701-a7-eval-bd.pdf
5. ug1579-microblaze-embedded-...
新冠疫情已基本宣告结束，但其给医疗系统带来的巨大冲击，仍值得我们深思。除了这种大规模突发性传染病带来的意外影响外，医疗系统还面临着整个人类社会长期人口老龄化带来的就诊量增长压力。而看病必须遵从“先诊断，后治疗”的流程，医生面临着大量的医疗图像诊断工作。反观另一面，医生资源的培育补充速度较慢，难以满足这一需求缺口。如果没有更行之有效的方法，就诊和诊断之间的需求缺口将会进一步扩大。
图1：...
近些年来，随着自动控制领域的发展，摄像镜头的工艺和视觉识别算法越来越完善，基于这一基础，无人机视觉跟踪技术成为炙手可热的研究领域。什么是无人机视觉跟踪技术呢？首先无人机通过摄像头进行视频采集，对采集的信息进行存储，并通过算法识别设定的跟踪目标，执行预设任务。目前无人机视觉跟踪技术已经广泛运用在农业生产，军事科研，物流运输等领域。
在农业生产领域，...
Zynq UltraScale+ PS MIO 可能在 VCCO_PSMIO 电源上电缓升期间输出高位毛刺。
如果发生此问题，则表明当 VCCO_PSMIO 电源缓升至 0.4V - 0.5V 时，已观测到 MIO 开始驱动至高位，并持续直至 VCCO_PSMIO 到达 0.6V - 1.4V，随后 MIO 返回至高阻抗状态。
在特定器件或特定 MIO 上无法判定实际是否发生此问题，...