本文涵盖了 AI 引擎 NoC 接口拼块的位置查找方法。您可通过 source 命令运行 Tcl 脚本来获取此信息，脚本中的 <part> 即您要查询的特定部件：link_design -part [get_parts <part>]
foreach tile [get_tiles -of [...
技术
汽车行业正与人工智能、高性能计算、地图绘制和位置智能领域的主要供应商合作，大力投资于辅助驾驶和自动驾驶的开发和部署。一系列广泛的应用要么将为驾驶员提供辅助，帮助驾驶员更安全地驾驶、代替驾驶员执行某些任务，或最终通过整个驾驶过程的自动化完全取代驾驶员。每个自动驾驶应用都结合了一组特定的功能和一定程度的驾驶员脱离，即在一定程度上由驾驶员负责的前提下进行纵向和横向自动化的组合。这里所说的驾驶员负责是指...
作者：Nathan Xu，AMD工程师；来源：AMD开发者社区
不少用户, 在使用FIR Compiler IP提供的C-model, 不确定如何配置C-model的参数, 和Vivado IP catalog里的FIR Compiler IP参数匹配。这篇blog介绍如何配置C-model参数和IP匹配。
首先, C-model本身提供了例子“...
PL通过NoC读写DDR4实验实验VIvado工程为“pl_rw_ddr”1.1硬件介绍 开发板的PL端有4颗16bit ddr41.2Vivado工程建立 Versal的DDR4是通过NoC访问，因此需要添加NoC IP进行配置。1.2.1创建一个Block design并配置NoC 1）选择Create Block...
作者：Endy Li，来源：FPGA FAE技术分享选集一、简介MicroBlaze是AMD FPGA推出的一款32/64位软核嵌入式处理器，其高度可配置，可满足通信、工业、医疗、汽车、以及消费类各场景需求。MicroBlaze是AMD FPGA嵌入式产品的重要组成部件，具有多功能互联系统，可支持各种嵌入式应用。MicroBlaze的易用性使得其开发如AMD其它嵌入式SoC FPGA一样简单。...
本文中所述解决方案涉及通过 Linux 对 eMMC 进行格式化和分区以及使用 U-Boot 命令对其烧写。现已经过测试和验证，以此方式完成闪存烧写后，即可成功启动。本文旨在探讨在 Versal 中对 eMMC 进行格式化和烧写的方法。所涉步骤如下：A. 通过 JTAG 启动 LinuxB. 使用 fdisk 对 eMMC 进行格式化和分区C. 启动 U-Boot 并将启动镜像烧写到 eMMC...
作者：Nathan Xu，AMD工程师；来源：AMD开发者社区Petalinux工程:1. 设置好2022.2 Petalinux环境. 使用2022.2 ZCU106 BSP, 创建Petalinux工程:petalinux-create $BSP_DIR/xilinx-zcu106-v2022.2-final.bsp这个例子的BSP_DIR= /proj/petalinux/released...
作者：泰克科技中国AE Manager，余洋做高速的工程师最头疼的问题就是抖动和眼图测量Fail。抖动和眼图测量就像是一个照妖镜，任何一个设计不当，都可能会导致抖动和眼图结果的恶化，而要解决抖动和眼图问题，工程师往往无从下手。教科书上的数字信号，每个时钟周期都严格相等，每个数据UI (Unit Interval, 即每个bit的时间长度)也都严格相等，...
作者：Nathan Xu，AMD工程师；来源：AMD开发者社区这篇blog介绍在ZCU106上创建Video Multi-Scaler IP的Vivado和Petalinux工程, 在ZCU106上run生成的image, 并测试生成的图像文件, 以及常见问题的debug。Vivado工程:1. 打开Vivado 2022.2, 按照PG325 -> ch.6 Example...
作者：Rachel Gaines and Kevin Morris，AMD工程师;来源：AMD开发者社区这篇blog主要介绍OpenCV在Windows 10上的安装和设置。要使用Vitis Vision Libraries需要安装OpenCV。另一篇blog将会介绍如何在Windows 10上创建和运行一个Vitis Vision Library例程。注意：Vitis Vision 库在...
来源：内容由半导体行业观察（ID：icbank）编译自allaboutcircuit，谢谢。CXL 数据协议对于满足当今数据中心的互连需求至关重要。了解该协议的关键要素和优点，以及 CXL 版本 3.0 中的新增功能。工程涉及到权衡——性能与成本、专有与开源、效率与灵活性。这些二分法同样适用于数据中心计算技术，从基础设施到将数据中心连接在一起的互连。有两种相互竞争的理念持续存在：集成与模块化。...
代码下载1.0版本：i2s_transceiver.vhd 1 (7.5 KB)首次公开发布特性一个集成电路内置音频总线 (I2S，Inter-IC Sound) 收发器组件的 VHDL 源代码符合 I2S 总线规范可配置采样率可配置串行位时钟速率数据宽度可配置只用作主机（Master）提供完整的示例设计(参见附加信息部分)介绍这详细介绍了一个主 I2S 收发器组件用于...
实验Vivado工程为“led”对于Versal来说PL（FPGA）开发是至关重要的，这也是Versal比其他ARM的有优势的地方，可以定制化很多ARM端的外设，在定制ARM端的外设之前先让我们通过一个LED例程来熟悉PL（FPGA）的开发流程，熟悉Vivado软件的基本操作，这个开发流程和不带ARM的FPGA芯片完全一致。在本例程中，我们要做的是LED灯控制实验，...
作者：泰克科技中国AE Manager，余洋信号链是连接真实世界和数字世界的桥梁。随着ADC采样率和采样精度的提升，接口芯片的信号传输速度也越来越快，高速信号传输的各种挑战慢慢浮现出来了。作为一个信号链设计或验证工程师，这些基本概念你一定要知道。相比传统的CMOS传输技术，在信号链中引入LVDS或JESD204B，可以实现更高的信号传输速率，更低的功耗，具备更好的抗干扰性 (信噪比更佳)，...
作者：Ivy Guo，AMD工程师；来源：AMD开发者社区上次介绍了如何推迟SEM IP的扫描。 在Versal器件中, SEM功能的实现发生了很大变化，整个解决方案是基于library实现的。下面我们一起看一下如何推迟XilSEM扫描功能的开始。参考<如何使能Versal的XilSEM功能> 一文, 我们建立一个使能了XilSEM功能的设计。 观察CIPS中XilSEM对应的选项:...
Versal 介绍Versal 包含了 Cortex-A72 处理器和 Cortex-R5 处理器，PL 端可编程逻辑部分，PMC 平台管理控制器，AI Engine 等模块，与以往的 ZYNQ 7000 和 MPSoC 不同，Versal 内部是通过 NoC 片上网络进行互联。Versal 芯片的总体框图Versal 芯片的总体框图PS: 处理系统 （Processing System) ,...
作者：Stephen MacMahon，AMD工程师；来源：AMD开发者社区
Vitis Unified IDE 使用“System Device Tree (SDT)”（系统设备树）将硬件元数据从 Vivado 传递到 Vitis。SDT 是由名为 SDTGEN 的实用工具在创建“Platform Component”（平台组件）的过程中生成的。
来自 XSCT 的 SDTGEN...
准备工作及注意事项
软件环境
软件开发环境基于Vivado 2023.2
硬件环境
开发板型号：VD100
芯片型号：xcve2302-sfva784-1LP-e-s
脚本建立Vivado工程
每个工程下面都有一个生成vivado的脚本，用于重建vivado工程，有两种方法可以使用，一是利用批处理文件，...
在 2023.2 版的全新 Vitis Unified IDE 中，不再生成 DeviceID 作为索引参数用于独立 BSP 驱动程序内的外设初始化。
在 Vitis Unified IDE 中，xparameter.h 文件不包含 DeviceID。在先前版本的 Vitis 中，许多外设驱动程序的 API 和示例代码都依靠 DeviceID 作为输入参数。以下截屏中的 zdma...
概览
全新 AMD Spartan UltraScale+ FPGA 系列在价格、功耗、功能和尺寸之间取得了良好的平衡。了解该系列器件如何帮助设计人员以低成本推动 I/O 密集型应用产品快速上市。
详细了解AMD Spartan UltraScale+ FPGA 如何助您实现出色的能效、丰富的功能和高度的安全性，同时降低成本5,6 和功耗。7,8
1，依据截至 2024...
对设计中的组件进行例化时，仿真器必须引用描述组件功能的库才能确保正确完成仿真。
AMD 库根据模型功能分为多个类别。您必须根据仿真点指定不同仿真库。本文详细描述了 UNIMACRO 库。
当 RTL 对器件宏进行例化时，使用 UNIMACRO 库进行行为仿真。
请参阅《Vivado Design Suite 7 系列 FPGA 和 Zynq 7000 SoC 库指南》(...
作者：Ivy Guo，AMD工程师；来源：AMD开发者社区
SEM IP默认是上电后配置完毕就开始工作的. 但是由于其工作的特殊性质, 需要对全部CRAM空间进行扫描, 这样就会干扰到其他逻辑模块的初始化工作, 比如MIG Core的BIST. 此时需要推迟SEM IP的工作, 使其他模块先完成相应的初始化工作。
之前在中, 已经提到我们可以使用BUFGCE来推迟IP的工作....
随着数字化更深地融入我们生活的方方面面，不同设备和机器之间持续交换的数据量也在不断增加。特别是在工业领域，传统的通信技术开始达到极限，而以太网（本例中为工业以太网）开始成为新的标准。借助以太网，可以在长达100米的距离内实现千兆级的较高数据速率，如果使用光纤电缆，甚至能达到几千米。
以太网是IEEE 802.3中规定的一种接口规范。以太网物理(PHY)层是IEEE 802.3的其中一个元素...
有多种方法可供您用于判断评估板上的器件是工程样品 (ES) 还是量产芯片。这些方法包括：
●目视检查
●JTAG IDCODE
●使用 ICAP
●开发板贴纸
目视检查：
开发板上器件的部件标记可识别该器件是 ES 芯片还是量产芯片。
一般情况下，工程样品在部件标记最后一行的速度等级和温度范围后印有“ES”字样（如下图所示）：...
作者：Ivy Guo，AMD工程师；来源：AMD开发者社区
SEM IP的主要任务就是扫描PL Configuration RAM, IP自身也是运行在PL里面的。其实MPSoC器件同样可以运行SEM IP。
但SEM IP ‘默认’情况下在MPSoC上是跑不起来的，原因是PCAP和ICAP的控制权移交问题。ICAP是FPGA控制配置相关操作的接口，SEM...
ISP（Image Signal Processing，图像信号处理）是指对图像信号进行采集、处理和分析的过程，通常涉及到图像的增强、滤波、分割、特征提取、目标识别等一系列处理步骤。对于FPGA工程师来说，实现ISP功能需要一定的图像处理算法知识、FPGA编程技能以及对硬件资源的合理利用。以下是FPGA工程师在进行ISP设计时需要考虑的一些关键点：
1. 选择合适的FPGA平台：...
当 Versal GTY/GTYP 的掉电端口断言有效时，时钟和输入/输出数据的预期行为是什么？
以下是对预期行为的描述：
发射器掉电 - TXPD
● 受 TXPD[1:0] = 2'b11 端口控制
● 仿真：TXP/N 串行端口变为 hi-Z（高阻态）。TXOUTCLK 继续翻转而不会变平稳状态。将 TXPD 重设为 00 后，复位序列即可如期工作。...
作者：Florentw，AMD工程师；来源：AMD开发者社区
简介
在本文中，我们将讲解如何使用 AIE API 进行 AI 引擎内核代码矢量化，从而充分利用矢量处理器的功能。虽然要进行矢量化的内核代码是一种 FIR 滤波器，但本文焦点并非 FIR 滤波器，而在于 AIE API。
AI 引擎 API 是一种 AI 引擎内核编程的可移植接口，作为仅含 C++ 头文件的库来实现。...
采用相同工具输入的情况下，Vivado 结果是否可重复？
大多数情况下，答案是肯定的，在以下输入相同的情况下，Vivado 运行多次都应生成相同的结果：
. 设计源
. 约束
. Tcl 脚本及命令顺序
. 工具与命令选项
. Vivado 软件版本
. 操作系统
这适用于从 HDL 综合到比特流生成在内的设计流程的所有部分。例如，...
作者：Florentw，AMD工程师；来源：AMD开发者社区
简介
在上一篇 AI 引擎系列博文 中，我们演示了 Vitis 完整系统示例，其中包含一个 AI 引擎应用。
在这篇新博文中，我们将构建系统、分析生成的输出并在硬件仿真中使用 QEMU 运行系统。
AI 引擎应用构建
首先打开上一篇博文中创建的 Vitis 工作空间。...
作者：Zhang Cheng，AMD工程师；来源：AMD开发者社区
在硬件调试时，经常需要用 ILA 采集一些 FPGA 内部或者对外的初始化信号，然而在下载完 Bitstream 后立即采集这些变化稍纵即逝的信号，比如在 1uS 内手动触发 ILA 采集信号，以普通人的手速显然是无能为力的。有的变通方法比如在程序中加入一定的延时量或者外部按键做触发 ILA 采集也可以实现。...
作者：Meng Fancheng，AMD工程师；来源：AMD开发者社区
MSI中断简介
Xilinx PCIE IP中MSI中断相关的地址如下图1所示，如果想要成功产生中断，MSI Control, Message Address (Lower), Message Address (Upper)和Message Data这四个字段是必须要进行配置的，...
作者： Fisher Yang，来源：FPGA FAE技术分享选集
一、System Generator介绍
System Generator是AMD一款系统级建模工具，有助于加快FPGA的硬件设计。AMD对Simlink进行了扩展，提供了一个非常适合硬件设计的建模环境，不仅可在 MathWorks MATLAB® 和 Simulink® 环境中进行快速设计、仿真算法，...
本文继续探讨微控制器 (uC) 到现场可编程门阵列 (FPGA) 接口。
第1 部分 1介绍了指导大型系统开发的 Verilog 设计理念。这是介绍寄存器传输电平 (RTL) 设计准则的关键部分，如时钟边界、频闪器的使用和双缓冲区的必要性。
第2部分 1介绍了 SPI 协议。回想一下，所选协议改编自802.3以太网帧，具有可变有效载荷长度和循环冗余校验 (CRC) 等概念，...
作者：Zhang Yong，AMD工程师；来源：AMD开发者社区
V4L2loopback module是基于GPLv2 license的开源代码，它可以创建多个虚拟video设备，而且一个虚拟设备可以被多条pipeline同时访问，这给v视频系统的研发调试带来了很大灵活性。Petalinux工具的架构基于yocto，所以kernel module的编译安装基于yocto recipe。...
机器视觉中的镜头失真是指在几何形态上，图像信息与理想形状之间存在错位现象。镜头失真主要有两种类型：径向失真和切向失真。径向失真通常是指桶形失真、枕形失真和须形失真。
桶形失真通常与广角镜头（焦距50 mm，光圈后置结构）。须形失真则是这两种失真的混合形态，不太常见。
对于机器视觉应用而言，镜头失真校正非常必要，因为获取准确可靠的结果至关重要。扭曲的图像可能会导致测量误差，...
随着机器视觉技术的快速发展，传统很多需要人工来手动操作的工作，渐渐地被机器所替代。
传统方法做目标识别大多都是靠人工实现，从形状、颜色、长度、宽度、长宽比来确定被识别的目标是否符合标准，最终定义出一系列的规则来进行目标识别。这样的方法当然在一些简单的案例中已经应用的很好，唯一的缺点是随着被识别物体的变动，所有的规则和算法都要重新设计和开发，即使是同样的产品，...
作者：Florentw，AMD工程师；来源：AMD开发者社区
简介
在先前 AI 引擎系列博文中，我们讲解了 AI 引擎域上的 AI 引擎应用。
但正如我们在 AI 引擎系列的第一部分中所见，要在 Versal™ 硬件上运行 AI 引擎应用，很可能需要将 3 个域结合在一起来使用：AI 引擎、处理器系统 (PS) 与可编程逻辑 (PL)。
在本文中，我们将演示在这...
一个合格的FPGA工程师需要具备广泛的知识和技能，以成功设计、开发和维护FPGA电路。以下是合格的FPGA工程师需要掌握的关键知识领域：
1. 硬件描述语言（HDL）编程： 熟练掌握硬件描述语言，如VHDL或Verilog，是关键的基础。FPGA工程师需要能够使用HDL编写、模拟和调试FPGA电路。
2. 数字电路设计： 了解数字电路原理和设计技巧，包括逻辑门、时序电路、...
作者：Zhang Yong，AMD工程师；来源：AMD开发者社区
通常如果一个application正在访问某个video设备的时候，另外一个application访问它会返回busy状态。有时我们需要把同一个camera的图像显示到两台显示器上，基于blog “如何在zcu102板卡上创建DisplayPort 1.4 Tx Subsystem core的pipeline”里的PS-DP...
作者：Jackie Gao，AMD工程师；来源：AMD开发者社区
简介
EtherCAT是基于以太网的现场总线系统，最早是由德国的Beckhoff公司研发。EtherCAT是确定性的工业以太网。具体低抖动，实时性高等特点，在工控领域得到广泛应用。
本参考设计基于ZYNQ-7000，外挂LAN9252芯片。在硬件方面，ZYNQ与LAN9252通过AXI EPC连接，在软件方面，...
作者： Duoqiang Liu，来源：FPGA算法工程师
1.IIR滤波器的原理
1.1 概述
《数字信号处理》作为一门通信、电子、信息等本科专业基础课程，在《信号与系统》课程的基础上，学习离散信号与离散时间系统，尤其是离散傅里叶变换（DFT）和快速傅里叶变换（FFT）、数字滤波器、多速率信号处理等在通信、雷达等领域得到广泛应用。
无限脉冲相应（Infinite Impulse...
在基于FPGA的网络设备中，精确的时间同步至关重要。IEEE 1588标准定义的精确时间协议（PTP）为网络中的设备提供了纳秒级的时间同步。本文将介绍虹科提供的适用于基于FPGA的网络设备的IEEE 1588透明时钟（TC）架构，帮助您实现精确时间同步和高效通信。
在分布式系统中，传感器/执行器的事件和操作需要进行精确的时间协调，因为时钟差异可能导致操作失败。为了确保时间同步，...
软件版本：VIVADO2021.1
操作系统：WIN10 64bitaa
硬件平台：适用XILINX A7/K7/Z7/ZU/KU系列FPGA
登录米联客(MiLianKe)FPGA社区-www.uisrc.com观看免费视频课程、在线答疑解惑！
1 概述
本章课程以大家熟悉的流水灯为例子，详细讲解了VIVADO软件的使用，包括创建FPGA工程，编写Verilog代码，添加管脚约束...
03使用ILA IP、直接添加信号法和VIO进行调试
软件版本：vitis2021.1(vivado2021.1)
操作系统：WIN10 64bit
硬件平台：适用AMD-XILINX A7/K7/Z7/ZU/KU系列FPGA
1 概述
在开发工程中，我们需要对一些信号进行debug调试，如果对于CPU的软件开发一般可以设置断点，但是对于FPGA来说，FPGA是无法设置断电的，...
作者：Noel Tenorio，ADI产品应用工程师
摘要
电压监控器通过监控电源，在电源发生故障时将微控制器置于复位模式，可防止系统出现错误和故障，从而提高基于微控制器系统的可靠性。然而，噪声、电压毛刺和瞬变等电源缺陷都可能会导致误复位问题，从而影响系统行为。本文介绍电压监控器如何解决可能触发误复位的因素，以提高系统性能和可靠性。
简介
对于需要使用现场可编程门阵列(FPGA...
作者：Adam Taylor，来源：ADM开发者社区
简介
在使用可编程逻辑器件设计时，最重要的步骤之一就是为应用选择最佳器件。在 AMD 成本优化的产品系列中，有一系列可供开发人员选择的 FPGA 及异构 SoC。
成本优化的产品系列 (COP) 包含AMD 7 系列和 UltraScale+™ 系列器件、所有 AMD Spartan™ 7 与 AMD Artix™ 7...
作者：Chen Shaoyi，AMD工程师；来源：AMD开发者社区
最后我们需要生成能够在KR260上运行的固件。
首先我们需要根据https://www.xilinx.com/products/som/kria/kr260-robotics-starter-kit/kr260-getting-started/getting-started.html 设置好KR260开发板。...
作者：Chen Shaoyi，AMD工程师；来源：AMD开发者社区
上一篇博客中我们导出了platform的设计工程XXX.xsa。接下来我们将使用pfm.tcl来生成platform工程，配置Linux部分并生成Vitis acceleration platform。
使用以下命令将xsa转换为platform文件。
xsct pfm.tcl -xsa
其中pfm....
软件版本：vitis2021.1(vivado2021.1)
操作系统：WIN10 64bit
硬件平台：适用AMD-XILINX A7/K7/Z7/ZU/KU系列FPGA
1 概述
在开发工程中，我们需要对一些信号进行debug调试，如果对于CPU的软件开发一般可以设置断点，但是对于FPGA来说，FPGA是无法设置断电的，但是FPGA可以通过内嵌的逻辑分析仪(ILA)IP以及虚拟(...