在PCIe（Peripheral Component Interconnect Express）总线系统中，复位信号是确保系统可靠启动和正常运行的重要机制。PCIe总线的复位主要有以下四种类型：1、 硬件复位（Cold Reset / Fundamental Reset）：描述：硬件复位通常发生在系统上电或系统复位时。它会将PCIe设备的所有寄存器重置为初始状态，相当于设备刚刚上电时的状态。作用...
技术
简介一位客户向我们提出了一个想法，希望我们设计一种解决方案，用于监测无线通信信号的频谱，以确保系统安全，即检测频谱中的意外活动。意外活动可以在任何频率、任何时间、使用任何通信协议发生。考虑到当今的技术，这些要求意味着要以高分辨率监测多个千兆赫的频率范围。尽管设置极具挑战性，但这项工作与我们的目标不谋而合。面临的挑战作为概念验证，客户要求系统以低于50 kHz的分辨率持续监控4.096 GHz带宽...
作者：Philipp Jacobsohn，SmartDV首席应用工程师Sunil Kumar，SmartDV FPGA设计总监本系列文章从数字芯片设计项目技术总监的角度出发，介绍了如何将芯片的产品定义与设计和验证规划进行结合，详细讲述了在FPGA上使用IP核来开发ASIC原型项目时，必须认真考虑的一些问题。文章从介绍使用预先定制功能即IP核的必要性开始，...
摘要Compute Express Link（CXL）是处理器与加速器、内存缓冲器、智能网络接口、持久内存和固态硬盘等设备之间的开放式行业标准互连。CXL 提供一致性和内存语义，其带宽可与 PCIe 带宽相匹配，同时延迟大大低于 PCIe。所有主要 CPU 供应商、设备供应商和数据中心运营商都已将 CXL 作为通用标准。这样就形成了一个可互操作的生态系统，支持包括高效加速器、...
在易灵思的器件上接收LVDS一般采用PLL接收，通过PLL产生两个时钟，一个是fast_clk，一个是slow_clk,分别用于处理串行数据和并行数据。但是如果LVDS的速率比较低时，另外想通过去掉PLL来节省功耗时，也可以直接用lvds_rx_clk直接走GCLK的方式来处理。下面我们来说明一下：硬件环境如下：打开interface在里面设置LVDSLVDS的时钟接收Connection...
DDR5技术作为下一代内存标准，展现出广阔的发展前景。随着技术的不断进步和需求的增长，DDR5技术不仅将提升计算机系统的性能和效率，还将推动各行业的创新和发展，满足未来数据处理和存储需求的挑战。本期文章，我们将和大家一起了解DDR5技术的发展和应用前景。一、DDR技术简介1、DDR的概念DDR,即DDR SDRAM（Double Data Rate Synchronous Dynamic...
编者按因为摩尔定律的失效，半导体行业过去多年正在寻找提升芯片性能的方法，而Chiplet正在成为几乎所有巨头的共同目标。然而，因为Chiplet的理念是将芯片的不同功能模块变成一个die，如何保证这些die能够更通用地连接到一起就成为了行业的头等大事。于是，UCIe（ Universal Chiplet Interconnect Express ）便顺势成立。据介绍，...
作者：Albert Wei，文章来源：FPGA FAE技术分享选集一、简介AMD QDMA子系统的PCI Express (PCIe®)实现了高性能的DMA与PCI Express®3.x集成块，具有多个队列的概念，不同于PCI Express的DMA/桥接子系统，它使用多个AMD卡到主机(C2H)和主机到卡(H2C)通道。QDMA的关键特性包括：支持64\128\256和512位数据路径;...
在Xilinx的FPGA设计中，Memory Interface Generator (MIG) 是用于配置和生成DDR内存接口的工具。仿真DDR内存接口是确保系统设计正确性的重要步骤。然而，由于DDR内存的复杂性和详细的时序需求，MIG仿真可能非常耗时。下面是一些方法，可以帮助加速Xilinx MIG仿真过程。加速Xilinx MIG仿真的方法1. 使用更快的仿真模型a. 选择行为模型行为模型...
作者：Peter Zhou，AMD工程师；文章来源：AMD开发者社区目前在Versal上运行椭圆曲线数字签名验证的example 已经有了，请见如下源码：https://github.com/Xilinx/embeddedsw/blob/master/lib/sw_services/xilsecure/examples/xilsecure_versal_ecdsa_server_example....
关键要点SerDes（Serialization/Deserialization）是一种在数字通信系统中提供重要优势的串行/并行转换电路。串行通信比并行通信更受青睐，因为它可以减少连接线数量、降低电磁干扰、节省功耗等。SerDes是一种将并行数据转换为串行数据，并将串行数据转换为并行数据的过程，具有多种实现方式和功能。本文介绍了串行和并行通信之间的区别，...
在FPGA设计中，原语（primitive）是指FPGA硬件中的基础构建模块或基本单元。这些原语由FPGA厂商定义，通常在设计中用作高级模块的基础，直接实现FPGA的底层硬件特性。GBUFCE是Xilinx FPGA设计中的一个常用原语，它用于时钟信号的全局缓冲和使能控制。GBUFCE 原语简介GBUFCE（Global Buffer with Clock Enable）原语是一个全局时钟缓冲器...
在PLm（Programmable Logic Module）上实现多引导（Multiboot）功能是一个复杂的任务，但对于需要在不同应用场景中灵活切换的设备来说，它是非常有用的。以下是实现Multiboot的详细步骤和注意事项：1. Multiboot概述Multiboot允许一个FPGA或CPLD在启动时从多个不同的配置映像中选择一个进行加载和运行。通常，这在需要提供冗余、...
作者：Philipp Jacobsohn，SmartDV首席应用工程师Sunil Kumar，SmartDV FPGA设计总监本系列文章从数字芯片设计项目技术总监的角度出发，介绍了如何将芯片的产品定义与设计和验证规划进行结合，详细讲述了在FPGA上使用IP核来开发ASIC原型项目时，必须认真考虑的一些问题。文章从介绍使用预先定制功能即IP核的必要性开始，...
作者：Ramsey Wang，文章来源：易灵思FPGA技术交流有客户认为Ti60F100内部flash容量比较小，只有16Mb，需要外挂flash.这里我们提供了内部flash和外部flash分别操作的方案。该程序是通过SOC操作4线的外部flash和内部flash.程序先经过外部flash的擦除，写入和读出操作，再经过外部flash的擦除，写入和读出操作，...
作者：Hong Han，AMD工程师；文章来源：AMD开发者社区从Vivado 2024.1开始，为了能帮助用户更直观地了解Versal DFX设计的状况，新支持了一条命令report_dfx_summary。下面我们就一起来了解一下这条命令的详情。目前该命令不支持在GUI中查看报告(-name). 默认情况下，报告会在Tcl CONSOLE或标准输出中生成。但是，如果有需要，...
自2003年推出以来，PCIe发展至今已经从最初的1.0升级到了6.0，在上一篇文章中为大家介绍了PCIe基础知识：《什么是PCIe？》，本文则为大家简单介绍一下PCIe标准的演进历史以及各代PCIe标准之间的主要差异。PCIe 3.0PCIe 2.0的传输速率为5 GT/s，但由于8b/10b编码方案的开销占比为20%，因此单lane的传输带宽为4 Gb/s。PCIe 3....
作者：付汉杰 hankf@amd.com
Ubuntu 20启动时，自动加载了UART驱动，系统启动信息含有UART的相关信息。
[ 2.418748] printk: console [ttyS4] disabled
[ 2.418757] AMDI0020:00: ttyS4 at MMIO 0xfedc9000 (irq = 3, base_baud =...
最新有客户在询问soc的片上RAM启动方案。于是有了本篇文章。如果soc不使用外部存储而是使用片上RAM的话，文档上似乎没有给出详细的说明，那这里我们就来介绍一下。首先片上RAM启动要在IP上关闭外部存储，如下图，Include the external memory AXI interface。这里要说，on chip...
作者：付汉杰 hankf@amd.comAMD 嵌入式X86处理器的R2000系列使用Bilby开发板。开发板使用Inside BIOS。Inside BIOS中有Console Serial Redirection，可以把BIOS界面重定向到串口。Bilby开发板的J69提供3.3V串口引脚。J69的位置在开发板的一脚，也在靠PCIe插槽的位置。J69位置和相关管脚定义如下图。Inside...
作者付汉杰 hankf@amd.com致谢覃柱胜王亮测试环境：Vivado 2024.1,Vitis Classic 2024.1,Avnet UltraZed Board.AMD R2000 R2544 Board,Ubuntu 20.04客户需求客户要求AMD MPSoC 的 PS 部分的 PCIe 能访问 PL的AXI BRAM。Vivado设计从Avnet 借了 UltraZed...
作者：Ramsey Wang 来源：易灵思FPGA技术交流（1）查看综合后的原语在outflow <project>.map是网表对FPGA资源的映射。比如gbuf,dspt等原语的是怎样适配的，可以从这里找到。下面是一个乘加在原语上的映射情况。module top(a, b,c, clk, o); input signed [17:0] a; ...
作者：Hope Peng FPGA 来源：FAE技术分享选集AMD FPGA是电子器件中的万能芯片,在外设接口,算法指令,协议控制应用上能实现接近所有需求。AMD FPGA本身是创新引导者,同时也是工业医疗视觉,视频消费电子,通讯,测试仪器等技术创新团队强有力的后盾。AMD FPGA接口丰富灵活,基本能跟基本所有电子外设连接通讯。新的X5IO在SelectIO 基础上增加对MIPI C...
来源：内容由半导体行业观察（ID：icbank）编译自anandtech，谢谢。回到 2024 年台北国际电脑展，AMD 首席执行官苏姿丰博士在开幕主题演讲中发布了备受期待的 Zen 5 CPU 微架构。AMD 宣布了两个将采用最新 Zen 5 核心的新客户端平台，而不是一个。其中包括 AMD 最新的面向笔记本电脑市场的 AI PC 芯片系列 Ryzen AI 300 系列。相比之下，Ryzen...
作者：付汉杰 hankf@amd.comAMD为MicroBlaze提供Boot Loader，比如SREC Boot Loader。它能将代码从QSPI Flash搬移到目标存储器（多半是DRAM）运行，使MicroBlaze运行大程序成为可能。如果MicroBlaze的Block Design设计有问题，比如Block Design设计中把DRAM链接到了DP（外设）端口，...
作者：Meng Fancheng，AMD工程师；来源：AMD开发者社区Mgmt（Configuration Management Interface）接口简介配置管理接口可用于客户对PCIE的配置空间进行读写，本篇blog主要介绍配置管理接口的使用方法及其验证。cfg_mgmt_addr是读写PCIe配置空间的地址，此输入的地址是实际要访问的地址除以4，...
在赛灵思器件中为部分重配置编译设计时，会创建不同类型的比特流。本文档为 7 系列和 UltraScale 器件的每种比特流类型定义了术语，并进行了详细说明。《部分重配置用户指南》(UG909) 中提供了以下所示全部主题的更多信息。此处记述的比特流类型包括：完整配置比特流部分比特流空白比特流清除比特流完整配置比特流。所有 PR 设计都是从使用完整配置比特流对完整器件进行标准配置开始的。...
正常情况下， PCIe EP和Host同时启动，Host给EP提供参考时钟，双方协商后建立PCIe链路。客户希望测试PCIe Host异常情况下，AMD MPSoC PS PCIe作为EP，是否能独立工作；是否能在Host恢复正常后，建立PCIe链路，正常传输数据。使用了ZCU112单板作为PCIe EP， 和X86主机作为PCIe Host测试。结果如下：在PCIe Host没有开机、...
作者：Gary Pan，AMD工程师；来源：AMD开发者社区RapidIO 互连架构旨在与最流行的集成通信处理器、主机处理器和网络数字信号处理器兼容，是一种高性能、分组交换互连技术。它满足了高性能嵌入式行业对系统内互连的可靠性、增加的带宽和更快的总线速度的需求。RapidIO 标准定义为三层：逻辑层、传输层和物理层。逻辑层定义总体协议和数据包格式。这是端点发起和完成事务所需的信息。...
作者：Myrtle.ai的Aiken Cairncross、Basile Henry、Chris Chalmers、Douglas Reid,Jonny Shipton、Jon Fowler、Liz Corrigan、Mike Ash摘要——在部署具有自回归关键路径或递归能力的机器学习网络通常不能很好地利用AI加速器硬件。这类网络就像自动语音识别（Automatic Speech...
在FPGA的世界里，设计软件在整个系统开发过程中发挥着至关重要的作用，它通过先进的功能使端到端编程变得更加容易，从而在充分利用器件功能的同时实现设计的灵活性。然而，由于基于FPGA的片上系统（SoC）设计是一项多学科的工作，需要硬件架构、嵌入式软件、系统集成等方面的专业知识，因此非FPGA设计人员或首次使用FPGA的用户往往需要很高的学习成本。莱迪思Propel™是一款基于图形用户界面（GUI）...
量子技术被视为未来的关键技术之一。通过量子技术，可以开发出远超过传统系统性能的高效技术。通过控制单个量子，许多颠覆性的应用将成为可能，例如量子计算机、防窃听通信或量子传感器技术等等。光子也是量子的一种…SPAD，即单光子雪崩二极管，用来将单个光子转换为电信号，可在室温下工作，无需大型复杂的冷却系统。SPAD 器件可以利用标准半导体 CMOS 工艺生产，成本效益非常高，...
作者：付汉杰 hankf@amd.com；文章来源：博客园最近测试了AMD Embedded X86 处理器 在Linux下的实时性能。为了提高实时性，使用两个CPU作为普通CPU，运行常规任务；其它CPU作为实时CPU，运行实时任务。在测试中，每个CPU运行一个cyclictest的线程来测量实时性能，以实时CPU的cyclictest latency数据作为实时性能测试结果，...
作者：Ramsey Wang 来源：易灵思FPGA技术交流易灵思提供了相关时序约束的PPT，内容非常全面，但是我们还是发现很多客户在使用Efinity时，时序约束存在很多问题。添加约束添加约束的目的是为了告诉FPGA你的设计指标及运行情况。在上面的生成约束之后，在Result àxx.sdc中提供约束参考（请注意该文件不能直接添加到工程中，...
摘要：将多个异构芯粒集成在一起进行封装是一种具有广阔前景且成本效益高的策略，它能够构建出既灵活又可扩展的系统，并且能有效加速多样化的工作负载。在此基础上，我们提出了Arvon，它使用嵌入式多芯片互连桥（EMIBs）将一个14nm FPGA芯粒和两个紧密排列的高性能22nm DSP芯粒集成在了一起。芯粒间通过一个1.536-Tb/s的高级接口总线（AIB）1.0接口和一个7.68-Tb/s的AIB...
作者：Davis Zhang，AMD工程师；来源：AMD开发者社区Versal器件里包含多种加密引擎，包括SHA-3/384 engine、AES-GCM engine、RSA engine和ECC engine。Xilsecure library提供这些引擎的API，其中ECDSA(Elliptic Curve Digital Signature Algorithm)相关驱动是ECC(...
作者： Ramsey Wang 来源：易灵思FPGA技术交流在激光雷达中，使用FPGA实现TDC时需要手动约束进位链的位置。这里简单记录下。在outflow下会生成一个<project>.qplace文件 。用于指示布线的各个原语资源的分布位置 。它的内容主是<block name> <x> <y> <...
作者：Steve Eddins 和 Loren Shure，MathWorks对矩阵进行索引是从矩阵中选择或修改部分元素的一种方式。MATLAB® 有几种索引样式，它们不仅功能强大、灵活，而且可读性强、表现力强。矩阵是 MATLAB 用来组织和分析数据的一个核心组件，索引是以可理解的方式有效操作矩阵的关键。对于 MATLAB 用户来说，索引往往与另一个术语密切相关：向量化。...
作者：Ramsey Wang 来源：易灵思FPGA技术交流我们以T20F256为例来做一个实验。我们把T20F256的5个PLL全部打开，每个PLL的三路输出也全面打开。在生成约束时会报以下错。Unrouted pins driving inputs of clock mux CLKMUX_R:PLL_TR0.CLKOUT2,PLL_TR0.CLKOUT1....
来源： FPGA技术实战引言：本文从I2C协议的概述开始，描述协议的历史、不同速度模式、物理层和数据帧结构，最后介绍I2C混合电压系统中电平兼容性以及上拉电阻大小计算。1.概述1.1 I2C协议历史I2C，通常被称为I'two'C，代表集成电路间协议。I2C由飞利浦半导体公司（现为恩智浦半导体公司）于1982年开发，是一种低速通信协议，...
作者：Gary Pan，AMD工程师；来源：AMD开发者社区曾经在十几年前，当时最流行的两个用于网络应用的高速传输协议，XAUI和SPI4.2。虽然由于XAUI采用了当时较新的4通道物理层串行传输，令10G传输能传得更远，并适配各种传输媒质；但是SPI4.2的优势则在于其具有更多的上层传输机制，包括不同的channel通道，Burst大小定义，还有反压流控等。并且两者都受限于固定速率配置。因此，...
作者：Ramsey Wang 来源：易灵思FPGA技术交流这里以钛金的LVDS为例。LVDS RX 时钟选择LVDS时钟的接收要连接名字为GPIOx_P_y_PLLINz名字的差分对，这样的管脚直接驱动PLL，产生LVDS接收需要的fast_clk和slow_clk,这种主要是用于数据和时钟的速率不是1：1,比如大家常见的1：7，1：8和1：10等，这时就要使用串化/解串器；...
来源：内容由半导体行业观察（ID：icbank）编译自techspot，谢谢。参与 PCIe 开发的公司一直在为该协议设计光学连接器，但 DevCon 2024 见证了在实际硬件中使用它们的重大新一步。从 CopperLink 过渡到光纤可能对 PCIe 6.0 和 7.0 预期的大幅速度提升至关重要。上周，Cadence 在 PCI-SIG DevCon 2024 上展示了使用现成部件达到每秒...
刚刚发布的Quartus® Prime软件v24.1现已支持Altera的全新中端FPGA Agilex™ 5 FPGA E系列，现在即可下载该软件。随着新版Quartus® Prime软件的发布，我们很高兴地宣布，如今用户能够更容易地获得Altera® Agilex™ 5 FPGA E系列的强大功能，且无需花费一分钱。开启FPGA设计的未来：...
来源：小眼睛FPGAPGX-Nano是一套以紫光同创FPGA为核心的开发板，选用紫光同创Logos2系列28nm工艺的PG2L50H_MBG324。板卡集成下载器芯片，便利用户的使用。板卡搭载一颗容量为2MB的SRAM用于数据缓存、DAC用于模拟信号测试验证、esp32模组进行WIFI和蓝牙透传；预留丰富的扩展IO用于用户验证、测试外接模块电路功能，一组串口进行串行通信；...
注:如果您不确定如何设置环境变量，尝试"1" 或 "TRUE"。对于要使用的环境变量， Xilinx 设计工具需关闭并重启。如需禁止变量，设置为 "0" 或 "FALSE" 并不总是凑效。所以，应去除变量。在 Linux (csh/tcsh shell) 中设置使用命令 "setenv VARIABLE...
FPGA——为全人类奋斗世界是物质的世界，地球是宇宙的地球，我们无法避免生老病死，人类与病毒也终将共存亡。尽管不断地被病毒摧残，但我们总能在一次一次的摧残中变得更坚强。在人类生存环境越来越恶劣的今天，在人口老龄化越来越严重的当下，采用FPGA进行医疗设备的研发，永远都值得被尊敬——奥唯思第1代采用FPGA的加速的医疗内窥镜原型样机，发布！该方案基于易灵思钛金16nm FPGA...
作者：Shaoyi Chen，AMD工程师；来源：AMD开发者社区近年来，深度学习框架的快速发展使得人工智能应用领域取得了巨大的进步。其中，Caffe框架以其简单易用、高效快速的特点受到了广泛关注和应用。然而，随着Vitis-AI 2.0的推出，Caffe框架的支持也宣告结束，这引起了许多开发者的关注和讨论。Caffe框架的简介首先，让我们简要介绍一下Caffe框架。...
来源：内容由半导体行业观察（ID：icbank）编译自techspot，谢谢。图形处理单元 (GPU) 和现场可编程门阵列 (FPGA) 是用于成像和其他繁重计算的三种主要处理器类型中的两种。中央处理器 (CPU) 是第三种类型。让我们深入了解 GPU 和 FPGA 之间的主要区别、它们的优势、常见用例以及何时选择其中一种。什么是 FPGA？FPGA（现场可编程门阵列）...
作者：Ivy Guo，AMD工程师；来源：AMD开发者社区此文针对一个MultiBoot应用案例做一些深入探讨，需要读者比较熟悉FPGA的MultiBoot设计流程。该案例来自客户。原始问题是基于一个PROG_B管脚使用的疑问： “PROG_B管脚到底能否用于控制延迟FPGA的配置开始？我们的观测结果和文档描述不一致。” 客户的设计基于Artix-7系列器件。...