这篇文章中所展示的显示电子系统中信号波形的动图，将有助于帮助我们更好理解传输的机理。
一、SPI传输
图1：SPI 数据传输
图1.2：SPI数据传输（2）
图1.3： SPI时序信号
二、I²C传输
图1.2.1： I2C总线以及寻址方式
三、UART传输
图1.3.1：PC 上通过UART来调试MCU
图1.3.2...
技术
作者： Jesse Zhang，文章来源： Comtech FPGA微信公众号
一、背景及应用场景
在 ASIC SoC 开发设计过程中，原型验证（Prototype）和硬件仿真（Emulator）是两种不同的验证方法，AMD Xilinx FPGA在Prototype 和Emulator方案发挥着重要作用。
Prototype是指使用可编程逻辑构建的硬件平台，用于验证 ASIC...
问题描述：
在 CIPS GUI 中已对 Versal System Monitor 过热 (OT) 告警进行了说明。其中声明当“OT Alarm”（过热告警）断言有效时，将启动器件关闭：
但在 Vivado 2021.1.2 及更低的版本中，当 OT 断言有效时，Vivado 并不会自动实现错误响应。
解决方法：
此问题在 Vivado 2021.2 中已得到修复，...
描述：
要在辅助 SLR 中启用对 Sysmon 寄存器空间的访问，须在 CIPS 和 NOC GUI 执行多个步骤。
解决方案：
CIPS
在每个 SLR 中，确保选中“PMC to NoC”
NoC
添加其他主接口和时钟：
在“Connectivity”选项卡上，确保 PS APU 已连接到所有 Master AXI PS_PMC：...
现在的FPGA正变得越来越复杂，向引脚分配信号的任务曾经很简单，现在也变得相当繁复。下面这些用于向多用途引脚指配信号的指导方针有助于设计师根据最多到最少的约束信号指配原则提前考虑信号指配，并减少反复的次数。
这里有一个前提，即假定设计师已经根据设计的大概规模和信号要求确定了目标器件范围和型号。对以下每一步都应在考虑单极信号前优先考虑差分对信号。...
作者：Zhao Gaofeng，AMD开发工程师，来源：AMD Xilinx开发者社区
本文介绍如何使能Linux网络协议栈中的RFS(receive flow steering)功能以优化MPSOC APU的并行处理能力，解决丢包问题。
问题描述：
在测试ZCU102 PL 10G Ethernet with MCDMA设计的性能时，遇到UDP接收丢包率很高的情况，...
现如今，中国已经成为世界机器视觉发展最为活跃地区，应用范围涵盖了工业、农业、医药、军事、航天、气象等国民经济各个行业。虽然机器视觉的成长速度非常快，但是还是有很多人对机器视觉并不了解，今天我们来了解下机器视觉。
机器视觉就是用机器代替人眼来做测量和判断。机器视觉系统是指通过机器视觉产品（即图像摄取装置，分CMOS和CCD两种）将被摄取目标转换成图像信号，传送给专用的图像处理系统，...
作者：Eschidl，AMD开发工程师
要为 Versal 的多个Quad创建收发器设置，建议从 Transceiver Bridge IP 开始，在其中选择您所需的设置，然后交由 Vivado 通过块自动化设置来为此设置创建必要的Quad。
Bridge IP 仅支持单一设置。那么，如何在同一个收发器内为 TX 和 RX 采用不同的设置呢？
以下显示了一些有关于此的具体方法示例。...
问题：
1) SDK 还需要许可证吗？
2) 如果需要，我是否需要购买完整的 Vivado 许可证，才能使用 SDK，目前是否还有其它类型的许可证可用？
解决方法：
从 Vivado 2016.1 版开始，使用 SDK 不需要许可证。
如果您使用的 SDK 版本较老，比如 2015.x 及更早的版本，就需要 SDK 许可证（所有用户均可免费使用该许可证）。...
与2D技术相比，3D图像处理可以为计算机视觉用户提供更多的图像信息，让更多的行业和应用受益，尤其是工厂自动化、机器人、物流以及医疗领域。目前市面上有多种3D技术路线，我们对ToF (Time-of-Flight)、双目视觉、结构光这三种技术展开分析，帮助你了解其各自的特点及应用。
技术一览
1. ToF (Time-of-Flight）
ToF是一种非常有效的技术，...
本文旨在呈现使用 DDR4、LPDDR4 或 LPDDR4X 存储器控制器的 Versal ACAP 器件的外部参考时钟电路要求。
如 76059 - Versal ACAP DDRMC - DDR4 和 LPDDR4/x PCB 仿真支持文章中所述，使用 Versal ACAP DDRMC 时，Vivado 会为外部参考时钟端口自动生成所需 I/O 标准约束。 ...
通过 IP integrator 选中多个 NoC site 时，不会在整个实现过程中遵循这些约束。
用户在 IP integrator 中选择 site 范围，NoC 编译器在存储器中能正确处理此范围，但问题是当约束写入存储器时，语法不受支持（它无法为单元提供 LOC 范围）。
解决方法：
在设计示例中，NoC 约束到 NoC X60Y0、X61Y0 和 X63Y0。...
作者：Hong Han，AMD开发工程师
当使用第三方综合器比如 Synopsys® Synplify Pro或Mentor® Graphics Precision 来综合包含Xilinx IP的设计时，UG896推荐的方式是创建并定制IP，生成这些IP的outout product(包括IP的dcp)；然后把第三方生成的网表文件和IP XCI 的相关文件都加到vivado的post-...
从音频输入到输出，现有的实时数字音频系统很难实现低于 1ms 的时延。实际上，200µs 是到目前为止可实现的最佳时延。INSA（法国）的 Emeraude 研究团队正在开发 Syfala 编译器，该编译器结合了 Faust （一种用于实时音频 DSP 的领域特定语言）和 AMD Vitis™ HLS，使其为音频 DSP 用户提供非常高级的音频合成工具。
Emeraude 采用基于 AMD...
本文旨在呈现 Versal HBM 器件的外部参考时钟电路要求。 Versal HBM 栈可通过内部 HSM0 参考时钟来进行时钟设置，此参考时钟是由 CIPS 或外部时钟源生成的。
通过 AXI NoC 配置 GUI 启用 HBM 时，将显示一个额外的“HBM Configuration”（HBM 配置）选项卡。 以下截屏显示 AXI NoC 配置，其中已启用 HBM...
如果 route_design 多次运行且在硬件中不切换路径，那么 Vivado 可能使用 bufdiv_leaf 作为从 clr_b 到 0 的布线穿越。
此问题最早出现在 2021.1 版本中，但支持 Versal 系列的所有 Vivado 版本中都普遍存在。
解决方法：
您可运行此处提供的脚本来检查设计是否受到影响。
source -notrace...
作者：付汉杰 hankf@amd.com，来源：博客园
AMD Xilinx K26 Ubuntu
AMD Xilinx K26支持Ubuntu。从ubuntu amd-xilinx下载映像后，把image烧入到TF卡，可以正常启动Ubuntu。
AMD Xilinx K26 从eMMC启动Ubuntu失败
有客户将image中的文件，复制到K26 eMMC，...
安装 XRT 需要一分多钟时间，因为它需要时间来编译驱动程序。
如果安装完成得非常快，说明没有安装 Linux 内核报头文件。
要确认这一点，请检查日志消息。
如果没有安装 Linux 内核报头文件，那么在日志消息中，应该会看到 XRT 的安装已经完成，但也会给出类似于以下的说明：
由于没有安装 Linux 内核报头文件，因此跳过了 XRT Linux 内核模块的构建／...
适用于 SSIT 的 Versal Fmax 取决于时钟拓扑结构扩展范围*。
对于较长的时钟布线，可以降低时钟网络的 FMAX。下表列出了不同器件/速度等级组合下的最差情况 FMAX。
在 2022.2.2 版本中，DRC BFGCHK-1 会将设计中每个时钟网络的频率与以上最差情况 FMAX 表中的 FMAX 数值进行比对。
如果时钟网络的频率超出最差情况...
本文转载自： OpenFPGA微信公众号
介绍
FPGA 的一大优势是我们可以实现并行图像处理数据流。虽然任务比较重，但是我们不需要昂贵的 FPGA，我们可以使用成本低廉范围中的一个，例如 Spartan 7 或 Artix 7。对于这个项目，将展示如何设计一个简单的图像处理应用程序，该应用程序平行处理两个摄像头。
本项目主要使用 Digilent PCAM 扩展板。PCAM...
作者：付汉杰 hankf@amd.com，来源：博客园
VCU编码帧率
最近有客户反馈VCU编码4K NV12 视频时， 帧率只能达到42FPS。
Vivado设计检查
通过检查Vivado设计，发现以下设计可能影响帧率，做了改进。
1. VCU与DDR连接的AXI Interconnect的位宽是32-bit。 建议改为64-bit或者128-bit。
2....
本文转载自：明德扬FPGA科教微信公众号
时序约束出现时序违例(Slack为负数)，如何处理？
答：
一. 首先指出一个误区：当约束出现错误时，想当然地认为是“时序约束做得不对”，所以应该怎么去改“时序约束”，从而让这些错误消失，这是一个错误的观念。
二. 时序约束的作用：在于检查“设计是否满足时序要求”，它是用来审视自己设计的，很多情况是，要改设计代码来满足时序要求。
三....
如 AM003 中所述，“Calibrated Deskew”（校准去歪斜）功能特性用于最大程度减小全局时钟网络上的时钟偏差。
在 Vivado 2021.1 和 2021.1.1 中，默认启用该功能。
在 Vivado 2021.2 和 2021.2.1 中，默认禁用该功能。
如果您当前使用“时钟校准去歪斜”，那么时序所含的偏差结果是不正确的。
解决方案：...
本文转载自： OpenFPGA微信公众号
这是新的系列教程，在本教程中，我们将介绍使用 FPGA 实现深度学习的技术，深度学习是近年来人工智能领域的热门话题。
在本教程中，旨在加深对深度学习和 FPGA 的理解。
用 C/C++ 编写深度学习推理代码
高级综合 (HLS) 将 C/C++ 代码转换为硬件描述语言
FPGA 运行验证
从这篇文章中，...
作者：付汉杰 hankf@amd.com，来源：博客园
U-Boot 2020.2 启动问题
最近有客户反馈，U-Boot 2020.2 启动有问题。 SD卡里有BOOT.BIN, image.ub等文件，也不能正常启动。
下面是常见的启动信息。 U-Boot报告多个错误，最主要的错误是“Wrong image format for "source" command”。...
Versal SYSMON 是通过 Vivado 中的 CIPS GUI 来配置的。您可以通过寄存器存取来对 SYSMON 进行寻址。
https://docs.xilinx.com/r/en-US/am012-versal-register-reference/PMC_SYSMON_CSR-Module
但通过寄存器存取写入 SYSMON 前，需要使用特定解锁代码来写入 PSCR...
作者：Ibaie，AMD开发工程师
以下博文演示了在Vitis™ 中对 Linux 应用程序开发的过程中如何使用外部库。
我将使用由 libxml2 库所提供的“Parse and validate an XML file with an xmlReader” 应用示例来演示本示例，并且和基于 ZCU102 开发板的 PetaLinux BSP 编译出来的...
作者：Sandrao，AMD开发工程师
在《系统监控器架构手册》(AM006) 内，有一个章节详细讲解了 Versal™ 系统监控器 (SysMon) 模块与先前系列中的 SysMon 之间的差异。
其中一项重要差异就是当前在 Vivado 的 IP integrator 内由 Control, Interfaces and Processing System (CIPS) IP...
作者： James Shen，来源： Comtech FPGA微信公众号
EtherCAT现场总线协议是由德国倍福公司在2003年提出的，该通讯协议拓扑结构十分灵活，数据传输速度快，同步特性好，可以形成各种网络拓扑结构。
1、EtherCAT简介
EtherCAT是一个开放架构，以以太网为基础的现场总线系统，其名称的CAT为控制自动化技术（Control Automation...
在 Versal Advanced IO Wizard 中，所包含的 PLL 的去歪斜电路可能导致数据速率较高时出现建立时间/保持时间违例。
典型设计应该不会出现时序违例。多 bank 设计更容易受此问题影响。
对于多 bank 接口配置，如果单个 bank 同时具有 RX 和 TX，并且其中序列化因子不同，或者如果在“Advanced”选项卡上使用了...
深度学习处理器
深度学习处理器 (DPU) 是一个专为深度神经网络而优化的可编程引擎。它由一组可参数化的 IP 核组成，这些 IP 核在硬件上预实现，且无需布局布线。其设计主旨是为了帮助各种计算机视觉应用中广泛采用的深度学习推断算法实现计算工作负载加速，适合的应用包括图像/视频分类、语义分段以及目标检测/追踪。DPU 随 Vitis AI 专用指令集一起发布，从而促进深度学习网络的有效实现。...
串行通信
串行通信技术(Serial Communication)，是指通信双方按位bit进行，遵守时序的一种通信方式。串行通信中，将数据按位依次传输， 每位数据占据固定的时间长度，仅用一根接收线和一根发送线就可以完成系统间交换信息。
尽管串行通讯的比按字节传输的并行通信慢，但是串口具有通信线路少，布线简便易行，施工方便，结构灵活，系统间协商协议，自由度及灵活度较高的特点。...
作者：Shaoyi Chen，AMD开发工程师
测试环境
简介
VCK5000在vitis ai 3.0对应的shell版本为xilinx-vck5000-gen4x8-qdma-base_2，对应的XRT和XRM版本为xrt_202220.2.14.354和xrm_202220.1.5.212。旧版本的VCK5000需要首先升级到新的shell上，才能保证vitsi...
描述：
GStreamer 支持哪些视频格式？
解决方法：
该问题实际有几个方面，其中包括硬件、软件和 ZCU106 VCU TRD 等。
硬件:
首先，从纯硬件的角度来看，VCU 支持 4:2:2、4:2:0 8 和 10 位数据。
这列在 H.264/H.265 视频编解码单元 (VCU) 产品指南 (PG252) 的特性部分。...
JTAG接口不支持热插拔，不正确的JTAG安插方法容易导致硬件是损坏，这个原因主要是很多公司的电源地线没有接好，导致不同设备之间电源会有100V左右的压差，比如有时候你摸下机箱的铁壳，或者机箱内部的电子元件的表面，或者USB接口都可能被电一下。正确接法如下：
先把下载器的JTAG插入到开发板的JTAG接口
再把USB先插入下载器的USB接口和电脑的USB接口,...
本文主要介绍说明XQ6657Z35-EVM 高速数据处理评估板例程的功能、使用步骤以及各个例程的运行效果。
（基于TI KeyStone架构C6000系列TMS320C6657双核C66x 定点/浮点DSP以及Xilinx Zynq-7000系列SoC处理器XC7Z035-2FFG676I设计的异构多核评估板，由核心板与评估底板组成。）
ZYNQ7035 PL SFP光口通信例程...
作者：Stephenm，AMD开发工程师
软件团队一般由多名位于不同时区的成员组成。
因此，具备有效的项目共享途径是项目成功的关键。
在本快速入门演示中，我们将探讨如何在 Vitis™ 中使用 Git 集成以及如何使用团队操作来共享 Vitis 工程。
团队操作
所有团队操作都能在“Explorer”（资源管理器）视图下通过右键单击菜单来使用，如以下截屏所示。
虽然...
dBV(V大写），dBu(u小写），是模拟音频时代最常用到的两个单位。
简单来说专业音频领域，标准工作电平+4dBu。通常为平衡信号传输，例如卡农（XLR），大三芯（TRS）。
民用音频领域，标准工作电平-10dBV。通常为非平衡信号传输，例如莲花（RCA)，大二芯(TS)。
两者之间电压差了多少？12dB。
为什么是12dB？因为标准值不一样。...
安装要求
Vitis™ 软件平台由适用于交互式工程开发的集成设计环境 (IDE) 和适用于脚本化或手动应用开发的命令行工具组成。Vitis 软件平台还包含 Vivado® Design Suite 用于在目标器件上实现内核，并用于开发定制硬件平台。
此处列出的部分要求仅适用于软件加速功能，不适用于嵌入式软件开发功能。 赛灵思建议安装所有必要的程序包，以获取最佳的 Vitis...
自 2022 年 1 月 1 日起，Xilinx平台的Vivado HLS 和 Vitis HLS 使用的 export_ip 命令会无法导出 IP。下面是官网的解决方案（https://support.xilinx.com/s/article/76960?language=en_US）。Xilinx官方提供了一个补丁（请看文末附件）解决这个问题。补丁下载好后解压在你软件所安装的目录下...
作者：Simon Yang ，来源：Comtech FPGA微信公众号
一. AMD FPGA的加载模式简介
在不带内置ARM核的AMD FPGA产品系列中，FPGA的程序加载方式并没有发生大的变化，仍旧采用JTAG、Master SPI、Serial Configuration、Master BPI、Select MAP几种加载模式，关于每种加载模式的电路图和工作原理不再进行描述，...
1、FLOPS是Floating-point Operations Per Second每秒所执行的浮点运算次数的英文缩写。
它是一个衡量计算机计算能力的量，这个量经常使用在那些需要大量浮点运算的科学运算中。
有时也会被记为flop/s。
一个 MFLOPS (megaFLOPS) 等于每秒1百万 (=10^6) 次的浮点运算
一个 GFLOPS (gigaFLOPS)...
(68169）是面向 Kintex UltraScale FPGA 和 Virtex UltraScale FPGA 的设计咨询，详细介绍所有设计所需的全新最小生产速度规范版本（速度文件）。
如果您已经在使用全新速度文件运行时序，而且 OSERDES CLK 和 CLKDIV 或者 IDDR CLK 和 CLK_B 之间有歪斜违规，接下来帮助解决歪斜违规问题的步骤已在本答复记录中归档...
1:系统环境变量修改
对于ZYNQ或者MPSOC下载QSPI程序需要用到2个文件
Boot.bin文件:改文件由fsbl.elf 文件、fpga .bit文件、应用程序.elf 文件合成
fsbl.elf文件:如果开发板或者核心板支持JTAG模式，可以直接使用合成Boot.bin的fsbl.elf文件，否则需要单独新建一个fsbl,并且修改代码强制支持JTAG模式...
本文来源：内容由半导体行业观察（ID：icbank）编译自electronics360，谢谢。
半导体的先进封装为克服阻碍高性能计算应用程序的内存访问障碍提供了机会。在数据中心和边缘运行的技术，如 AI 和视觉，具有与之相关的巨大内存和计算要求，内存的延迟和密度都是可以在封装级别解决的挑战。
为了克服这些挑战，半导体封装设计人员采用了异构集成路线，以在更靠近处理器的位置包含更多内存。...
问题描述：
76889 - Versal HDIO/MIO：以 3.3V 或 2.5V 上电时，如果使用三态，则在数据与三态之间可能存在争用条件是一篇面向 Versal ACAP 的设计咨询，其中详述了三态控制发生更改时的 MIO 要求和 HDIO 要求。
本文则着重探讨 JTAG TDO 用例。
如果 VCCO_503 为 3.3V 或 2.5V，...
本文主要介绍说明XQ6657Z35-EVM 高速数据处理评估板ZYNQ与DSP之间EMIF16通信的功能、使用步骤以及各个例程的运行效果。
[基于TI KeyStone架构C6000系列TMS320C6657双核C66x 定点/浮点DSP以及Xilinx Zynq-7000系列SoC处理器XC7Z035-2FFG676I设计的异构多核评估板，由核心板与评估底板组成。]
1.1...
作者：Shabbirk，AMD工程师本篇博文涵盖了有关使用 PetaLinux 命令行来对 Versal™ ACAP 的 PetaLinux BSP 运行 QEMU 的信息，并演示了 QEMU 支持的部分网络选项。QEMU (Quick EMUlator) 是一种开源跨平台系统仿真器。它是一个可执行程序，可在 x86 Linux 或 Windows 操作系统上运行。QEMU 可对整个系统进行仿真...
文章来源：星嵌电子Xilinx纯FPGA芯片开发时，使用Xilinx Vivado调试软件，通过JTAG仿真器查看硬件特性，可以获得当前FPGA启动模式，类似如下图所示的那样：在Xilinx Zynq SoC开发中，我们可以通过Xilinx SDK读取寄存器的方式来获取Zynq SoC芯片当前的启动模式。 ...
来源：内容由半导体行业观察（ID：icbank）编译自rambus，谢谢。指数级的数据增长促使计算行业开始进行突破性的架构转变，以从根本上改变数据中心的性能、效率和成本。为了继续提高性能，服务器正越来越多地转向异构计算架构，使用专门构建的加速器从 CPU 卸载专门的工作负载。CXL 的内存缓存一致性允许在 CPU 和加速器之间共享内存资源。此外，CXL 支持部署新的内存层，可以弥合主内存和...