作者： 熊猫君Hello Panda，来源： ZYNQ分享客微信公众号
今天熊猫君要分享的是如何使用Xilinx ZYNQ Ultrascale+ MPSoC的PS端原生DP接口实现LIVE模式输出3860*2140,30Hz视频。
熊猫君先介绍下开发环境：
a)板子：自制MPSoC电路，基于ZU4EV；
b)硬件开发环境：Vivado2021.1；
c)...
技术
第一部分 设计概述
1.1 设计目的
在多媒体技术高度发展的今天，视频信息安全愈发受到人们的关注。传统的视频加密方法主要应用在软件层面上，其算法设计复杂、加密速度慢，不适用于视频的实时加密。FPGA 器件凭借高带宽全并行的特性可以实现高速运算和视频采集，能够满足视频的实时性要求，但开发难度较大。ARM 器件具备易于开发 的优势，但其运算速度低。...
作者：付汉杰 hankf@amd.com问题Linux启动错误“ERROR: There's no '/dev' on rootfs.”使用KR260 PetaLinux 2022.1 BSP创建工程后，使用产生的wic文件烧录tf卡，Linux启动报告错误“ERROR: There's no '/dev' on rootfs.”。...
对于 ZCU111 rev 1.0 EVB 而言，如果 VADJ 值在 SCUI GUI 中配置为 1.8V（或保留默认值），那在电路板上测得的值就应该是 1.8V。
然而，当我检查从 FSBL 引导的电路板上的值时，VADJ 设置为 1.2V。
为什么会这样呢？
解答方法：
xfsbl_board.c 文件的内容规定，如果所连接的 FMC 卡的 EEPROM 为空，...
现场可编程门阵列(FPGA)的起源可以追溯到20世纪80年代，从可编程逻辑器件(PLD)演变而来。自此之后，FPGA资源、速度和效率都得到快速改善，使FPGA成为广泛的计算和处理应用的首选解决方案，特别是当产量不足以证明专用集成电路(ASIC)的开发成本合理有效时。
FPGA电源系统要求
FPGA需要几个不同的低压供电轨，每个供电轨都有自己的电压和电流规格，以便为其内核逻辑、I/...
作者： Simon Yang，文章来源：Comtech FPGA微信公众号
一、AMD-Xilinx FPGA供电电源种类
在硬件设计电路中，根据芯片功能复杂度，可编程芯片一般都需要不止一种供电电源来驱动芯片内部的不同功能块，而FPGA具备逻辑可编程、编程灵活度更高、高集成度等特点，供电电源种类繁多，需要硬件设计人员格外关注。
以AMD-Xilinx FPGA为例，...
PetaLinux 是一个强大的实用工具，支持设计人员轻松创建 Linux 镜像并在自己的目标平台上运行。
PetaLinux 还能创建带有模板 Makefile 和 BB 文件的用户应用和模块，以便它们能够编译并添加到 rootfs 中。
但对于尝试开发模块的用户而言，从命令行执行创建、构建和部署可以加速整个流程。
在本篇博文中，我们将探讨如何在 PetaLinux...
Versal GTM (2022.1) 设计咨询：复位不稳定导致间歇性链路故障本篇设计咨询涵盖了 Versal GTM 复位不稳定问题，包括：GTM 复位后随机发生链路上行失败当仅限数据路径复位断言有效时，PLL 复位也会断言有效，导致共享 PLL 的各条通道发生瞬时 rxdata 丢失对于使用 MBUFG_GT 叶级分频器输出 (O2/3/4) 的设计，链路会发生中断，...
作者：Zhanling Shao，文章来源： Comtech FPGA微信公众号
随着FPGA的功能越来越强大，并且有SOC等异构的架构不断演进，硬件设计也有更多的时钟要求，例如：
A. PCIe 系统要求HSTL 100Mhz的时钟;
B. DDR有推荐时钟，7系列上常用200Mhz 差分时钟；UltraScale和UltraScale Plus上常用300Mhz时钟;
C....
作者：付汉杰 hankf@amd.com，文章来源：博客园工具Vitis 2022.1PetaLinux 2022.1文档KR260 Web Page建议重点查看 DS988 Kria KR260 Robotics Starter Kit Data Sheet和 UG1092 - Kria KR260 Robotics Starter Kit User Guide.K26 and Wiki...
作者：杨一峰， 芯华章科技技术市场经理
文章首发于《中国集成电路》，由国家工业和信息化部主管，中国半导体行业协会主办的官方专业期刊。感谢《中国集成电路》对芯华章的认可！
FPGA(Field Programmable Gate Array)原型验证，基于其成本适中、速率接近真实系统环境等优点，受到了验证工程师的青睐。正是由于广泛丰富的应用场景，FPGA...
作者：Grace Sun，赛灵思工程师
随着设计复杂度和调用IP丰富度的增加，在调试时序约束的过程中，用户常常会对除了顶层约束外所涉及的繁杂的时序约束感到困惑而无从下手。举个例子，我的XDC里面并没有指定set_false_path，为什么有些路径在分析时忽略了？我怎么去定位这些约束是哪里设定的？
事实上，Vivado集成设计环境提供了很多辅助工具来协助用户完成时序约束的分析。...
作者：Aaron Behman，AMD 视频转码产品营销总监；Lynn Birch，Skreens 联合创始人兼产品工程副总裁
由本地向云端生产过度
与众多其他行业一样，广播商和内容制作商的工作流也受到了思维模式变化带来的影响，这种影响由新冠疫情引起，并因经济低迷和员工短缺现象进一步加剧。广播制作人和工程师、监控摄像头运营商以及各个企业、公司都在扩建自己的视频直播系统，...
作者： Jimmy Chen，文章来源： Comtech FPGA微信公众号
1、V4L2框架概述
V4L2是Video for Linux2的简称,为Linux中关于视频设备的内核驱动。在Linux中，视频设备是设备文件，可以像访问普通文件一样对其进行读写。
1.1 V4L2设备应用层流程
注册的设备节点有/dev/video和/dev/v4l2-subdev；...
作者：MacMahon Stephen
本文将探讨如何以 Zynq UltraScale 器件上的 IP 核为目标，使用 Python 来创建一些强大的应用和实用工具。
此处提供了一个程序包，供您用于读取设备树和访问 IP 核。此外还提供一个实用工具，用于读取物理寄存器和开关 LED。
Python 是现如今最常用的编程语言之一。原因在于这种语言高产、易于部署且直观。...
作者：付汉杰 hankf@amd.com，来源：博客园
环境
参考设计： VCK190 Base TRD 2022.1
代码： https://github.com/Xilinx/vck190-base-trd
文档： https://xilinx.github.io/vck190-base-trd/2022.1/html/intro.html
工具版本: Vivado/Vitis...
本文转载自： 米联客微信公众号
软件版本：vitis2021.1(vivado2021.1)
操作系统：WIN10 64bit
硬件平台：适用XILINX A7/K7/Z7/ZU/KU系列FPGA
1.1概述
米联客uifdma是基于AXI4总线接口开发的一种DMA数据管理IP,该IP可以统一视频数据、普通ADC数据、PLDDR接口和PSDDR接口，具有更加广泛的通用性...
作者：付汉杰 hankf@amd.com，来源：博客园
环境
操作系统是Ubuntu 18.04.6 LTS.
$ lsb_release -a
No LSB modules are available.
Distributor ID: Ubuntu
Description: Ubuntu 18.04.6 LTS
Release: 18.04
Codename:...
作者：付汉杰 hankf@amd.com，来源：博客园
总结
使用“wic ls”命令,ls”查看wic文件里的分区和文件。
使用“wic cp”命令,在Linux Host和wic文件的分区之间，复制文件。
使用“wic rm”删除wic文件里的文件。
wic文件
wic是OpenEmbedded推出的新的制作带分区的SD卡映像的工具。起始原因，可参考Yocto Bug...
本文转载自：FPGA的现今未微信公众号
注：本文由作者授权转发，如需转载请联系作者本人
大家使用xilinx的多die FPGA时，或多或少的都遇到过时序收敛问题，那么对于多die的FPGA我们应该如何做好设计了。
多die芯片其实是SSI（Stacked Silicon Interconnect）芯片，其结构如下图所示。其实就是在一个封装里，把多个芯片，也就是我们说的SLR（...
作者：付汉杰 hankf@amd.com，本文转载自：博客园
Ubuntu 22.04 LTS上的软件仓库默认不包括Visual Studio Code。因此安装Visual Studio Code需要多个步骤。
为了简化操作，还是按老规矩，把所有命令写入一个脚本，一次性完成Visual Studio Code的安装。
echo "Install Visual Studio...
作者：Abhinayp
本篇博文主要讲解在 PL 中从 IP 核到 PS 之间需要完成含超 16 次中断的布线的情况下，该如何使用 AXI Interrupt Controller (INTC)。其中使用的赛灵思外设包括 Vivado 设计中的 GPIO、IIC、UART 以及定时器。
设计示例是使用 Vivado 2020.1 版本，以 ZCU106 评估板为目标而创建的。中断在...
作者：付汉杰，hankf@amd.com
最新的AMD PetaLinux 2022.1，不支持IMAGE_CLASSES_remove、IMAGE_FSTYPES_DEBUGFS_remove、PREMIRRORS_prepend。如果有上述关键词，会报告类似下面的错误。
hankf@XSZGS4:vck190-221-bsp-peta$ petalinux-build
[...
本文作者：达坦科技DatenLord 翁万正
概要
该项目基于AMD Xilinx Varium C1100 FPGA加速卡，为 Filecoin 区块链应用中的Poseidon哈希算法提供了一套完整的硬件加速方案。在硬件方面，使用SpinalHDL 设计了Poseidon加速器模块并基于Vivado Block Design 工具搭建完整的FPGA硬件系统。在软件方面，该项目为...
作者： Aicheng Tian，文章来源： Comtech FPGA微信公众号
1. 功能简述
随着视频图像和帧率的不断提高，传统的视频处理接口芯片的IO LVCOMS电平不能满足带宽要求。部分视频接收芯片的输出接口采用LVDS电平。LVDS具有高速、超低功耗、低噪声和低成本的优良特性。在实际应用中，采用现场可编程门阵列(FPGA)实现高速LVDS信号接收处理是性价比较高的技术途径...
使用 PYNQ 和 Zigbee 创建一个简单且可扩展的家庭自动化系统。
介绍
我们经常忘记 FPGA 可用于消费类应用，而不仅仅是工业、汽车、国防/航空航天等。对于诸如 Artix、Spartan 和 Zynq 7000 系列设备等 cist 优化范围内的设备尤其如此。
可编程逻辑和 SoC 提供了一系列起初可能并不明显的优势，包括
系统集成——...
FPGA 管脚的调整
随着 FPGA 的不断开发，其功能越来越强大，也给其布线带来了很大的便捷性—管脚的调整。
对于密集的板卡，走线时可以不再绕来绕去，而是根据走线的顺序进行信号的调整，然后通过软件编程来校正信号的通信就可以了。在调整 FPGA 管脚之前必须熟悉几点注意事项。
FPGA 管脚调整的注意事项
（1）如图 12-1 所示，当存在 VRN/VRP 管脚连接上...
图像在采集和传输的过程中，通常会产生噪声，使图像质量降低，影响后续处理。因此须对图像进行一些图像滤波、图像增强等预处理。为改善图像质量，去除噪声通常会对图像进行滤波处理 ，这样既能去除噪声，又能保持图像细节。
FPGA图像处理方法
1、图像增强
两大方法：空间域方法和时间域方法（以后再详述）
2、图像滤波
（1）平滑空间滤波器
（2）中值滤波算法
3、...
作者：潘文明，文章来源： 明德扬FPGA科教微信公众号
1.引言
Vivado中提供了1种IBERT工具用于对Xilinx FPGA芯片的高速串行收发器进行板级硬件测试。通过IBERT我们可以获取误码率，观察眼图，调节串行收发器的参数，从而有助于判断可能存在的问题，便于验证硬件的稳定性和信号完整性。本测试实例教程使用IBERT工具对与SFP连接的GTX进行5 Gbps速率下的测试。...
本文转载自： XILINX开发者社区微信公众号
作者：赛灵思工程师 Davis Zhang
新版petalinux生成的u-boot是通过boot.scr来加载linux kernel的。如果我们用petalinux工程默认配置和下面命令生成boot image并从flash启动，会出现下面的错误：
petalinux-package --boot --u-boot --...
本文转载自：digikey
在查看Xilinx KINTEX-7 FPGA 存储器资源时，你会发现它的FIFO生成器支持两种读选项模式——标准读取操作和FWFT读取操作。什么是FWFT？
FWFT是First-Word Fall-Through的首字母缩写，通常用于描述存储器中的FIFO操作。借助FWFT特性，可以在不发出读操作的情况下从FIFO中查看下一个可用字。...
作者：Davis Zhang在vivado 2021.2的VCK190 boardfile里DDR4-DIMM的DQ width被限制为64bit，不能使能ECC功能。如果需要在VCK190板子上使用DDR4-DIMM的ECC，可以手动修改board file。具体方法是：1. 下载vck190 boardfile到本地，找到board.xml，把DQ width增大为72bit，dqs_c/...
本文转载自：明德扬FPGA科教微信公众号
根据逻辑电路的不同特点，数字电路分为组合逻辑和时序逻辑，明德扬粉丝里的同学提出，无法正确区分，今天让我跟一起来学习一下两种逻辑的区别以及使用环境。
·时序逻辑和组合逻辑的区别
关于组合逻辑和时序逻辑的不同，我们可以从三方面来理解，分别是code（代码），电路图和波形图三方面。
从代码层面来看，时序逻辑即敏感列表里面带有时钟上升沿，...
问题：
Vivado 中的 sigasi 功能特性使用高速缓存，默认情况下，高速缓存位置设为
Linux：/home//.Xilinx/Vivado//sigasi-cache
Windows： C:/Users//AppData/Roaming/Xilinx/Vivado//sigasi-cache
有时高速缓存大小可能高达数百 MB，导致主目录中存储器减少，从而影响...
技术背景
EtherCAT 是开放的实时以太网通讯协议，由德国倍福自动化有限公司研发。EtherCAT 具有高性能、低成本、容易使用等特点，目前在工业领域有着广泛的应用。
ZCU102 评估套件可帮助设计人员快速启动面向汽车、工业、视频以及通信应用的设计。该套件具有基于 Xilinx 16nm FinFET+ 可编程逻辑架构的 Zynq UltraScale+ MPSoC 器件，...
作者：Albert Wei，文章来源： Comtech FPGA微信公众号
Xilinx® Kria KV260 视觉AI 入门套件，这是Kria 自适应系统模块(SOM) 和开发者套件产品组合的成员。它由K26 系统级模块(SOM)、载卡和散热解决方案组成。套件上的SOM 基于与4 GB DDR4 内存配对的Zynq UltraScale+ MPSoC 架构，这款基于SOM...
本文转载自： 明德扬FPGA科教微信公众号
在日常生活中，我们常常需要到正数与负数，比如南北两级气温常年为零度以下，这个时候我们就需要负数来表示温度。
那么在FPGA工程里面也是这样，我们如果想要做温度监测工程，自然而然的就会需要到负数来表达零下的温度。当然FPGA中除了数字正负的表达，还需要用到小数。在加减乘除的运算中，小数的出现是不可避免的。...
5G新无线电(NR)网络的设计目的是与现有网络实现多年共存。在世界各地，营运商已投资数十亿美元建设2G/3G/4G网络，用于无线电设备和选址。因此，营运商有强烈意愿在5G网络建设中继续利用现有的基础设施，加快5G网络的部署速度，同时降低相关成本，这包括共享现有的4G核心网络、回传扩充容量、在现有的无线电塔上扩建。
在多部无线电彼此接近的共置部署下，...
声纳系统使用声脉冲来探测、识别和跟踪水下物体。一个完整的声纳系统是由一个控制和显示部件、一个发射器电路、一个接收器电路和同时能作为发射装置（扬声器）和探测装置（高灵敏度麦克风）的传感器组成。
声纳系统图
技术挑战
本文讨论的声纳发射器是一个相控阵发射器，能够发射10Khz至100Khz的频率。该系统采用了一个发射器模块阵列，每个模块能够驱动8个声纳传感器。...
作者：AMD Xilinx实习生Shaoyi Chen及其同学Leslie Xu
本教程将使用ZCU102开发板运行xdpdma例程，程序可以在显示器上显示默认画面。并总结了使用该例程时经常遇到的问题。
1、首先新建vivado工程。
2、选择ZCU102开发板。
3、使用板子预测文件。
4、连接aclk和pl_clk时钟。
5、...
作者：Davis Zhang
这个问题是linux kernel TCP/IP Stack对于同一子网的IP处理方式决定的，严格来说是个linux普遍问题，不在于xilinx device、IP或者driver。
当eth0和eth1的IP 地址在一个subnet，TCP/IP stack会选取一个MAC作为主，eth0和eth1收到的ping包都会通过这个主MAC发送返回包，...
作者：Davis Zhang
KV260 petalinux BSP在u-boot device tree中disable了GEM3，也就是说ethernet在u-boot中不建议使用ethernet。
如果有特殊需要在u-boot中使用ethernet，可以用一下方法来使能它。
1. 在u-boot设备树种enable GEM3和它的phy node
KV260...
作者：Ing.Giulio Corradi 博士，AMD 工业、视觉、医疗和科学首席架构师
从历史上看，在全面生产环境中，企业最宝贵的资产之一就是机器操作人员的经验，因为他们能预测出何时需要进行维护。工厂经理会报告任何异常行为，例如机器内的叮当声或咔嗒声，催促维护人员开展检查。如今，自动化水平的提升严重削弱了操作员觉察即将发生的故障的能力，并且大部分维护工作都是按计划进行，...
作者： James Shen，文章来源： Comtech FPGA
需求背景分析：
1、Xilinx Programmable Soc产品在可编程系统集成、提升系统性能、减少 BOM成本，降低产品整体功耗等方面具有多重优势；
2、Xilinx Programmable Soc内嵌的AES-256加解密引擎和HMAC认证引擎，保护知识产权，防止拷贝、抄板...
作者：上海交通大学密西根学院王润曦、顾宇琪、郭鑫斐，文章来源： XILINX开发者社区
摘要
本项目对于目前全球新冠疫情下低收入国家疫苗接种率不高的问题，运用AMD-Xilinx提供的KV260硬件平台和Vitis-AI开发平台，基于2D图像的视觉AI辅助的疫苗肌肉注射点检测技术，结合轻量级神经网络模型，利用量化技术、后处理技术等，设计了一个低开发成本、低人力成本、...
MIPI DSI 是一种基于数据包的高速接口，用于将视频数据传送到 LCD/OLED 显示器。在某种程度上，它类似于 DisplayPort，具有更节能（因此更复杂）的物理层。DSI 主要用于移动设备（智能手机和平板电脑）。
我开始这个项目是作为构建低成本高清投影仪的基础。后来我意识到它对于 VR 应用程序和作为小型 uC 的通用显卡也很有用 - 这就是它采用 Arduino 盾格式的原因...
作者：Fancheng Meng
QDMA的驱动在进行版本升级时，可能会对部分寄存器的数值进行变更，用户如果要进行升级，推荐升级到最新的Vivado和驱动版本。如果驱动和Vivado之间的版本相差较大，有时会遇到c2h_cmpt_ready为0的情况，此时IP无法进行数据的传输，这种情况通常在传输大包或者大流量数据的时会出现，遇到这种情况可将QDMA IP的prefetch...
本文转载自： 明德扬FPGA科教微信公众号
进行工程的功能调试时，对AD9144,AD9516进行参数配置是非常重要且必不可少的，这过程中遇到了以下问题。
一、问题1
在我们使用上位机软件进行配置时发现上位机的log记录中有写入参数而无读出参数，这个问题有两种可能性，一是参数没有写入进去所以读出来的参数都是0，二是写进去了但是在读参数时出错了。
如图所示...
作者：Vivek Krishna Kanchanapalli
赛灵思 Fast Fourier Transform (FFT) IP 具有专用于处理 FFT 输出中的位增长的缩放因子。本文旨在提供有关此 IP 中可用缩放方法的见解，并提供缩放调度选择方法以避免出现文中所述的溢出问题。
缩放原因：
《快速傅里叶变换 (Fast Fourier Transform) 产品指南》(...
本文转载自： 明德扬FPGA科教微信公众号
下面的图是JESD204B的时钟关系图，该图非常的重要，一般JESD204B同步不上，或者有其他错误的时候，就要重点检查时钟。也正是因为时钟非常重要，所以才需要一个很好的时钟芯片，因为我们就用了AD9516。
一、名称参数解释
时钟关系图：
上面的图讲述了各个时钟的关系，注意一下箭头，可以这么认为，箭头的方向表示乘法，...