本文转载自：米联客配置组电压选择(CFGBVS)引脚必须设置为高电平或低电平，以确定I/O电压支持的引脚在bank0，以及多功能引脚在bank14和15在配置时使用。CFGBVS是一个逻辑输入，VCCO_0和GND之间的引脚引用。当CFGBVS引脚为高(例如，连接VCCO_0提供3.3V或2.5V)，在bank0上的配置和JTAG I/O支持在配置期间和配置后，在3.3V或2.5V下运行。...
技术
本文转载自：米联客1. 概述基于RGMII时序广泛应用于以太网通信中，基于Xilinx的三速以太网时序分析，不同的Xilinx系列方法不一样。当使用2路以上以太网通信，KU系列FPGA的MAC核需要进行修改，以支持2路以太网和满足时序要求。以下笔者对修改的部分进行说明，希望对广大开发者有所帮助，如果有不对的地方欢迎指针。2. 代码修改主要针对以上三个文件修改，详细的可以打开我们的配套工程阅读代码...
本文转载自：星嵌电子目的本文介绍广州星嵌DSP C6657+Xilinx Zynq7035平台下Xilinx Zynq7035算力指标。基本概念FLOPs/FLOPSFLOPs，Floating Point Operations，浮点运算次数，每一个加、减、乘、除操作都算1FLOPs操作，常用来衡量模型计算复杂度。注意下FLOPS，注意全大写，是floating point...
来源：长虹AI实验室视觉是人类最敏感、最直接的感知方式，在不进行实际接触的情况下，视觉感知可以使得我们获取周围环境的诸多信息。由于生物视觉系统非常复杂，目前还不能使得某一机器系统完全具备这一强大的视觉感知能力。当下，机器视觉的目标即，构建一个在可控环境中处理特定任务的机器视觉系统。由于工业中的视觉环境可控，并且处理任务特定，所以现如今大部分的机器视觉被应用在工业当中。...
作者：Nathan Xu，AMD工程师MIPI CSI-2 RX Subsystem IP实现MIPI CSI-2 v2.0协议以及底层的MIPI D-PHY v2.0协议, 这个IP是用来抓取来自MIPI CSI-2 摄像头的视频流, 把该视频流输出到AXI4-stream的接口, 进行下一步处理.下面是MIPI CSI-2 RX Subsystem IP典型的应用示例：...
作者：Nathan Xu，AMD工程师DPHY初始化：DPHY需要完成初始化, 当clock lane和data lane的init_done置高, 以及stopstate拉高, 标志着初始化完成。 见下图。给到DPHY的Core_clk需要时200MHz, free-running的时钟, 这个时钟可以来自版上时钟晶振, 或者FPGA内单独的MMCM/PLL,...
本文主要介绍说明XQ6657Z35-EVM评估板Cameralink回环例程的功能、使用步骤以及各个例程的运行效果。（基于TI KeyStone架构C6000系列TMS320C6657双核C66x 定点/浮点DSP以及Xilinx Zynq-7000系列SoC处理器XC7Z035-2FFG676I设计的异构多核评估板，由核心板与评估底板组成。）ZYNQ7035 PL...
作者：调皮哥，来源：调皮连续波微信公众号在如今4D毫米波雷达遍地横行的年代，出现了一些新的概念。4D毫米波雷达与传统雷达不同，为了解决传统毫米波雷达角分辨率低、点云密度低的问题，当下出现了四种4D毫米波雷达解决方案：一是基于传统CMOS雷达芯片，强调“软件定义的雷达”，主要厂家有傲酷、Mobileye、Zadar等。 二则是将多发多收天线集成在一颗芯片，直接提供成像雷达芯片，...
随着农业生产模式和视觉技术的发展，农业采摘机器人的应用已逐渐成为了智慧农业的新趋势，通过机器视觉技术对农作物进行自动检测和识别已成为采摘机器人设计的关键技术之一，这决定了机器人的采摘效果和农场的经济效率。目前市面上最常见的是基于单片机开发的自动采摘机器人，但是随着人工智能的快速发展，通过建立神经网络基于大量图像数据训练的识别方法成为新一代智慧农业发展必不可缺的硬性条件。升级农业生产机器人，...
什么是FPGA？FPGA由可配置逻辑块（CLB）与可编程互连相结合的网格构成。制造完成后，FPGA还可以重新编程，以满足特定的功能或应用需求。这一特性使FPGA有别于专用集成电路（ASIC）。后者是明确地为给定的目标而制定的，以后无法更改。虽然一次性可编程（OTP）FPGA是一种选择，但基于静态随机存取存储器（SRAM）的型号是最常见的，并且允许随着设计的变化而重新编程。输入/输出焊盘、...
作者：付汉杰 hankf@amd.com问题有客户使用Linux中的USB Gadget功能，把MPSoC器件做USB从设备。在执行“mkdir functions/.”时，得到错误“Device or resource busy”。mkdir: can't create directory 'functions/ffs.usb0...
视觉是人类最高级别的感知，以视频、图像等形式为信息载体可以创造出丰富多彩的应用。视觉信息处理技术的实现和发展极大改变了现代社会的生产活动：智能设备的拍照和视频、医学成像、人脸识别、科学可视化、行车记录、安防监控、国防探测、太空探索等前沿领域无不渗透着视觉信息处理技术，视觉信息处理已无处不在，并形成庞大的上下游产业。随着算法水平不断进步和计算机处理能力以及存储能力的提升，...
注：本文转自赛灵思中文社区论坛，源文链接在此。本文原作者为XILINX工程师。以下为个人译文，仅供个人学习记录参考之用，如有疏漏之处，还请不吝赐教。本篇博文将为您演示如何创建 AXI CDMA Linux 用户空间示例应用。示例设计将在 Zynq UltraScale+ RFSoC ZCU111 评估板上实现通过AXI CDMA 把数据从 PS DDR 传输至 AXI BRAM。...
作者： Perry Li，来源：Comtech FPGA微信公众号TSN介绍随着智能制造、工业物联网、大数据的发展，许多工业自动化应用对于延迟和确定性的要求越来越严格。现有的大部分自动化控制解决方案都是基于传统的以太网实现的，各大厂商研发了一些附加的技术机制，从而导致了很多协议都不兼容。如Profinet、Powerlink、EtherCAT、...
本次测试内容为基于ARM+FPGA架构的米尔MYD-JX8MMA7开发板其ARM端的测试例程pcie2screen并介绍一下FPGA端程序的修改。01.测试例程pcie2screen例程pcie2screen是配合MYD-JX8MMA7开发板所带的MYIR_PCIE_5T_CMOS 工程的测试例，它的作用是显示FPGA所连接的摄像头所采集的视频。运行该程序后屏幕会显示一个标题为demo的窗口。...
作者：虹科技术1. 技术背景EtherCAT 是开放的实时以太网通讯协议，由德国倍福自动化有限公司研发。EtherCAT 具有高性能、低成本、容易使用等特点，目前在技业领域有着广泛的应用。ZCU102 评估套件可帮助设计人员快速启动面向汽车、工业、视频以及通信应用的设计。该套件具有基于 Xilinx 16nm FinFET+ 可编程逻辑架构的 Zynq® UltraScale+™ MPSoC...
作者：付汉杰 hankf@amd.com问题在启动基于K26设计的扩展板时，遇到下列错误。 [ 5.858755] ata1: SATA max UDMA/133 mmio [mem 0xfd0c0000-0xfd0c1fff] port 0x100...
作者：付汉杰 hankf@amd.com AMD-Xilinx MPSoC的器件里，提供了内置的Watchdog。在Vivado里选择Watchdog，并在设备树里使能Watchdog，还不能在Linux中正常使用。pmu-firmware修改如果要在Linux中使用Watchdog，需要在project-spec/meta-user/recipes-bsp/embeddedsw/...
作者：Fancheng Meng，AMD工程师Versal设备的Axi bridge modeVersal 系列的DMA axi bridge模式可以在PL的QDMA IP或者在CPM（The integrated block for PCIe® Rev. 4.0 with DMA and CCIX Rev. 1.0）的QDMA IP中选中，CPM内嵌在CIPS（Control...
本设计咨询主要涵盖 Versal 器件。如需了解有关如何注册接收新设计咨询通知的信息，请参阅（赛灵思答复记录 18683）对于所有 Versal 器件，从 XPE 2021.2 起，“XPE Power Design”选项卡上的上电顺序已将 VCCO 电源轨改为先在其各自的电源排序域内进行缓升，并已对此加以最优化。在某些情况下，部分 VCCO 能与该序列中的其它电源轨共享。...
问题描述：如何使用Vivado计算器件的封装延迟/封装飞行时间？解决方法：我们不提供轨迹长度数据，而是提供时间上的延迟，因为这是估计真实封装延迟的最准确的方法。1) 在Vivado中打开任何设计，无论是RTL、网表还是已实现的设计。然后选择导出>I/O端口>CSV。你会看到每个引脚的所有最小和最大封装延迟。最小/最大的跟踪延迟也会显示在封装引脚窗口中，每个封装引脚都有两个独立的列。...
问题描述：7 系列 FPGA 有此选项-通过外部电压源或购买内部 VREF 提供输入基准电压(VREF) 。对于7 系列 MIG DDR3 设计中须使用内部 VREF 或外部 VREF 的情形，是否有指南？注意: 本答复记录是 Xilinx MIG 解决方案中心的一部分 (Xilinx 答复 34243)。Xilinx MIG 解决方案中心可解决所有与 MIG 相关的问题。...
作者：Fancheng Meng，AMD赛灵思工程师仿真与实际应用场景的差别通常我们都会用Modelsim、Questa等工具对工程进行仿真验证，在仿真的时候可能关注的点没有那么的多，检查到对端收到包没有问题，一般情况下就认为已经完成调试，可以上板给host、birdge或者switch下的其他PCIE设备进行发包，不过在实际应用的过程中，...
Nicolas Chantier and Julien Cochard，Teledyne e2v半导体传统的射频收发器采用的是外差式结构（图1）。发射（Tx）或接收（Rx）的模拟射频（RF）信号通过带有本地振荡器（LO）的混频器（Tx为上变频，Rx为下变频）由DAC（数模转换器）输出或由ADC（模数转换器）进行数字化。Tx和Rx信号并不直接到RF，它们被称为中频（IF）信号。中频信号（Tx或Rx...
作者：Gary Pan，AMD赛灵思工程师Xilinx提供了一个1G/10G/25G Switching以太网IP，该IP可以动态切换为1G以太网或者10G/25G以太网，它们共享同一个GT/SERDES端口。其对应文档为PG292：https://www.xilinx.com/products/intellectual-property/1g-10g-25ge....
作者：Xu Nathan，AMD赛灵思工程师本篇博文旨在提供发生 JESD204B 链路中断情况下的调试技巧简介。其中提供了发生链路建链失败情况下需要收集的信息以及可能的原因。需要收集的有助于调试的常规信息包括：所使用的核是哪个版本？出现何种类型的建链失败情况？问题是出现在硬件中、仿真中还是同时出现在硬件和仿真中？设计是否包含 JESD RX、JESD TX 和/或...
作者：Han Hong，AMD赛灵思工程师在一些大型项目的设计中，可能会涉及多个公司或者同一公司多个部门之间的协作，在最终归并完整设计时，你需要提交你负责的子模块的设计，可以以RTL源文件形式提交. 当你希望对你的RTL源文件进行加密，可以在Vivado中采用 IEEE-1735-2014 version 2 (V2)的标准, 对RTL源文件进行加密，...
文章转载自： 明德扬FPGA科教 明德扬(MDY)在2022年承担了多个高速ADC研发项目，今天给大家分享下高速ADC噪声系数计算方法。 首先在AD选型时，我们最关心的一个指标就是AD的信噪比（SNR），这项指标直接影响了抗干扰板的噪声系数。噪声系数（NF）的计算过程如下： 图1为ADC采样过程的一个简易模型。...
第一部分 设计概述/Design Introduction目前主流的目标检测算法都是用CNN来提取数据特征，而CNN的计算复杂度比传统算 法高出很多。同时随着CNN不断提高的精度，其网络深度与参数的数量也在飞快地增长， 其所需要的计算资源和内存资源也在不断增加。目前通用CPU已经无法满足CNN的计算需 求，如今主要研究大多通过专用集成电路(ASIC)，图形处理器(GPU)或者现场可编程门 阵列(...
作者：Samk，AMD赛灵思工程师UHD-SDI RX Subsystem IP 核与 UHD-SDI TX Subsystem IP 核在编写设计时具有多个设计示例可用，但所有这些设计示例均为直通设计的变体。如需了解有关这些设计的信息，请参阅 (PG289) 和 (PG290)。本篇博文将侧重于概述如何以 ZCU106 开发板为目标，创建和运行仅限 TX 的设计。...
作者：Zhang Cheng，AMD 赛灵思工程师在某些协议的应用场合，需要对高速收发器的多个通道之间实现同步，通道间的相位延迟小于一定数量的UI，甚至小于1个UI。然而大多数情况下，高速收发器的相位延迟并不是固定的，导致上电后通道间会产生多个UI的相位延迟，并且每次上电后延迟的UI数量是随机的。本文将介绍两种实现相位对齐的方法，可适用于US系列和US Plus系列的GTH和GTY器件。1....
本文转载自：明德扬FPGA科教1 引言 随着半导体和芯片技术的飞速发展，现在的FPGA集成了越来越多的可配置逻辑资源、各种各样的外部总线接口以及丰富的内部RAM资源，使其在国防、医疗、消费电子等领域得到了越来越广泛的应用。当采用FPGA进行设计电路时，大多数FPGA对上电的电源排序和上电时间是有要求的，所以电源排序是需要考虑的一个重要的方面。...
作者： Brian Liu，来源：Comtech FPGA1、前言FPGA实现ISP（Image Signal Processor）过程中，在图像接收、处理、传输过程中往往会接触到各种各样的图像格式，比如接收图像可能是原始RAW数据，驱动LCD显示器需要RGB格式，HDMI/SDI显示需要YUV格式等。各种图像格式之间可能涉及到相互转换，本文简单介绍几种常见的图像格式以及Xilinx...
作者：Stefano Lovati， 来源：EE Times欧洲版FPGA日益广泛的使用正使设备面临可能的攻击，从而就突出了安全问题——知识产权保护和敏感数据保护。本文分析了FPGA可能暴露的主要漏洞，并介绍了可编程器件制造商所采用的作为防篡改措施的技术。可编程数字器件的大规模引入，使得嵌入式系统的实现具有越来越多的高级功能。现场可编程门阵列(FPGA)...
作者：Ivy Guo，AMD赛灵思工程师SEM IP是一种比较特殊的IP。它的基本工作就是不停地后台扫描检测FPGA配置RAM中的数据，一旦发现这些数据与预期值不符，即发出警告或者尽可能的修正。这个持续不断的RAM扫描动作带来的负面影响，除了一些后台资源的占用，就是产生了一定量噪声。噪声的冲突绝大多数设计里面SEM的噪声完全可以忽略不计；但是仍有部分高速应用比如HSSIO和memory，...
来源：内容由半导体行业观察（ID：icbank）编译自allaboutcircuits为确保系统满足所需的精度规范，透彻了解不同的误差源非常重要。决定信号链精度的最关键要素之一是A/D 转换器 (ADC)，这是本文的重点。请记住，ADC 的精度可以用绝对精度、相对精度和总未调整误差 (TUE)来表征。一个偶尔让年轻工程师感到困惑的常见问题是：精度与分辨率有何关系？例如，我的 12 位 ADC...
尽管超声波技术能提供显著优势，但医疗设备制造商正发现，要想继续提升成像质量和精准性仍是一大挑战。有鉴于串行数据采集、可移植性有限、低帧率（每秒 10 到 50 帧）和影像聚焦欠佳（只能在单一深度上聚焦）等挑战，当今医学影像工具在实时运用方面的能力仍然有限。一位护士在查看超声影像为了向医疗机构及其患者提供更优异的成像系统性能，我们宣布推出首批医学影像库（...
来源：内容来自半导体行业观察（ID：icbank）编译自chipsandcheese我们在文章《万字详解AMD ZEN 4架构》中深入介绍了 Zen 4 的核心架构。而在本文中，我们将专注于我们没有设法做到的任何事情。其中一些细节可能特定于我们拥有的特定 CPU 样本，其中许多细节不会对应用程序性能产生重大影响。Boost clock行为AMD宣传 Ryzen 7950X 的加速时钟为 5.7...
作者：Ivy Guo，AMD赛灵思工程师Versal器件不再有传统的SEM IP；Soft Error Mitigation功能在Vitis套件中以library形式出现，称为XilSEM。XilSEM基本功能和之前的SEM IP类似：通过不断地扫描，检测出PL CRAM中出现的SEU翻转，上报，再根据系统需要决定是否做纠正或者重新配置PL。根据Versal器件的特点，...
学习傅里叶变换需要面对大量的数学公式，数学功底较差的同学听到傅里叶变换就头疼。事实上，许多数学功底好的数字信号处理专业的同学也不一定理解傅里叶变换的真实含义，不能做到学以致用！事实上，傅里叶变换的相关运算已经非常成熟，有现成函数可以调用。对于绝大部分只需用好傅里叶变换的同学，重要的不是去记那些枯燥的公式，而是解傅里叶变换的含义及意义。本文试图不用一个数学公式，...
作者：Jeff Shepard，Digi-Key 北美编辑；文章来源：Digikey网站许多应用对机器视觉的需求在不断增长，包括安防、交通和城市摄像头、零售分析、自动检测、过程控制和视觉引导机器人技术。实现机器视觉是一个复杂的过程，需要整合不同的技术和子系统，包括高性能硬件和先进的人工智能/机器学习 (AI/ML) 软件。机器视觉从优化视频采集技术和视觉 I/O 以满足应用需求开始，...
作者：Pan Gary，AMD赛灵思工程师目前绝大多数的Versal IP所提供的例子工程，都使用了IPI的流程。这篇blog会给大家介绍如何修改IP例子工程（Block Design）里的IP和GT模块的源代码与属性。这里用的是以太网IP，如MRMAC和DCMAC作为示例。当然这些修改的方法，也适用于其它调用了GT的各种IP。这篇blog主要包含以下4个方面内容：1....
本文转载自： 明德扬FPGA科教1、 项目背景明德扬(MDY)为某研究所研制的视频接口转换模块，该模块将HDMI视频转成LVDS7:1视频。视频输入接口采用的是HDMI 4K输入，基于Xilinx K7325t的高速收发器,特点是无需外围HDMI接收芯片，大大简化了硬件设计。该视频接口转换模块如图1所示，其中k7核心板型号为MP5650，底板和核心板均为明德扬自研产品。...
本文转载自：明德扬FPGA科教1. 引言 Field Programmable GateArray（简称，FPGA）于1985年由XILINX创始人之一Ross Freeman发明，第一颗FPGA芯片XC2064为XILINX所发明，FPGA一经发明，后续的发展速度之快，超出大多数人的想象，近些年的FPGA，始终引领先进的工艺。...
《Spheres Vs Shapes》是一款开源的 3D 光线追踪游戏，用 C 语言编写后又被转换为了 FPGA 比特流。据说该游戏在 FPGA 硬件上的运行效率是在 AMD Ryzen 处理器上运行的 50 倍。一般来说，在 FPGA 上使用的 Verilog 和 VHDL 语言都不太适合游戏开发或其他复杂的应用程序。因此，...
作者：Hope Peng ，来源：Comtech FPGA对于FPGA来说，设计人员可以充分利用其可编程能力以及相关的工具来准确估算功耗，然后再通过优化技术来使FPGA和相应的硬件设计满足其功耗方面的要求。 一、静态功耗和动态功耗来由以及其变化规律 在28nm工艺时，电流泄漏问题对ASIC和FPGA都变得严重，...
作者：付汉杰 hankf@amd.com，文章来源：博客园问题经常有人问，为什么嵌入式系统的底层软件，出问题后解决起来，耗时长。确实，底层软件处理的都是很常见很成熟的设备，比如Flash、以太网、SD卡。 看起来应该不难。可是大多数项目，又都有前面提到的问题。这是一个难以回答得问题。结论先说结论。最重要的原因有三个。第一是代码量非常非常大，第二是没有深入研究，第三是潜在的硬件、协议、软件问题。...
作者：小黑同学 来源：明德扬FPGA科教关于阻塞赋值和非阻塞赋值的问题，明德扬的学员提得比较多，今天小黑老师专门给大家普及一下阻塞赋值和非阻塞赋值的相关知识。 一、概述1、阻塞赋值对应的电路往往与触发沿没有关系，只与电平的变化有关系。阻塞赋值符号“=”。2、非阻塞赋值对应的电路结构往往与边沿触发有关系，只有在触发沿时才有可能发生赋值的情况。非阻塞赋值符号“...
本文转载自：明德扬FPGA科教根据逻辑电路的不同特点，数字电路分为组合逻辑和时序逻辑，明德扬粉丝里的同学提出，无法正确区分，今天让我跟一起来学习一下两种逻辑的区别以及使用环境。时序逻辑和组合逻辑的区别关于组合逻辑和时序逻辑的不同，我们可以从三方面来理解，分别是code（代码），电路图和波形图三方面。从代码层面来看，时序逻辑即敏感列表里面带有时钟上升沿，如果是没有上升沿或者是带有“*”号的代码，...
作者：Design Gateway Co., Ltd.Xilinx 的 Versal AI Core 系列器件旨在解决有关 AI 推理的最大而独特的难题，该系列使用具有高计算效率的 ASIC 级人工智能计算引擎以及灵活的可编程结构，来构建具有加速器的 AI 应用，以使任何给定的工作负载都能够在实现低功耗、低延迟的同时达到最大效率。Versal AI Core 系列...