本文转载自： XILINX开发者社区微信公众号
关于DFX的问题: 正在尝试为Xilinx Github下的PYNQ_Composable_Pipeline工程的PR_0区域添加新的RM（Reconfigurable Module），让这个动态函数区域支持更多函数，但是在implement这个config对应的的child_2_impl_1时遇到了以下报错：
[Netlist...
技术
机器人技术与人工智能和机器学习一起处于工业4.0和边缘革命的最前沿。 因此，我认为创建一个基础机械臂项目会很有趣，我们可以返回并添加以下功能： 反向运动学-确定末端执行器的位置。 AI / ML-运行期间的对象分类。 网络控制-在边缘实现远程控制。 本示例将使用在Zynq SoC的控制下使用六个伺服器的机械手。它可以使用简单的软件界面或使用两个Pmod操纵杆进行直接控制来进行控制。 伺服控制...
问题描述：
在(UG1393) Vitis ... “ PetaLinuxrootfs 中的软件包管理”下的应用程序加速开发中，它描述了 Vitis 2020.1 版本的新软件包管理功能。
文档中提供的软件包提要链接不正确。
解决方案
该提要已上传至 Xilinx 网站，正确链接如下：
http://petalinux.xilinx.com/...
作者： HankFu，本文转载自：博客园
启动分区
在系统设计时，在PetaLinux工程里，为boot.bin预留多个启动分区。使用命令cat /proc/mtd或者ls /dev/mtd*，看得到多个分区。
传输新版本boot.bin
通过网络或者其它方式，把新版本boot.bin传输到单板的Linux文件系统。
写新版本boot.bin到QSPI...
作者： Jeson Zhang，文章来源：Comtech FPGA微信公众号
1. MIPI出现的背景
在移动设备对于音视频传输更小集成，更高速率的需求下，传统的并口传输受到越来越多挑战，并口传输提速一个是提高随路输出时钟，另一个是增加数据位宽，前者使得EMC设计困难且复杂，后者不符合移动设备小型化，集成化趋势。
MIPI联盟组建目的是把手机内部的接口如摄像头、显示屏接口、射频...
作者：Tom Simpson，文章来源：电路城
本文旨在帮大家了解如何在运行 Ubuntu 桌面的 Xilinx KV260 Vision AI 入门套件上轻松设置机器学习推理功能。
硬件部件
Kria KV260 Vision AI 入门套件
AMD-Xilinx Kria KV260 Vision AI 入门套件× 1
AMD-Xilinx...
作者：Kathy Ren
在 Versal新一代ACAP器件上，除了延续之前Ultrascale/Ultrascale+系列器件上已有的DDR4 IP之外，还配置了最新的DDR4/LPDDR4 硬核控制器(NOC IP). 它的性能更高，并且不额外占用其他的可编程逻辑资源(PL)。使用它的时候，在硬件设计方面和设计流程上，和之前的软核控制器(DDR4 IP)也有着很大的不同。...
作者：Xinyu Chen
该项目将借助 KV260 上的 PYNQ -DPU 覆盖，从而能够使我们在 LiDAR 点云上进行 3D 对象检测比以往任何时候都更加高效！
背景
在构建自动驾驶汽车、自动导航机器人和其他现实世界的应用程序时，环境感知起着不可或缺的作用。
为什么要在点云上进行 3D 对象检测？
虽然基于深度学习的相机数据二维对象检测显示出很高的准确性，...
作者：Simon Li
这个简单的Demo是介绍如何用ChipScopy创建并运行link sweep。
搭建环境
1. Python 3.8 安装和虚拟环境的创建，以及example的获取可以参考: Github-link.
2. 激活虚拟环境打开jupyter notebook：
3. 打开Power shell通过运行以下命令打开jupyter...
作者：赛灵思工程师 Yang Chen，文章来源： XILINX开发者社区微信公众号
从2020.2开始，XRT提供了新的Native API，以区别行业标准OpenCL API的，在FPGA加速应用上，两者都是可以使用的。XRT Native API的优势是更加契合FPGA加速应用，而OpenCL的优势则是平台通用性比较好。
XRT Native API里面有两个API比较有意思，...
作者：郭传鈜，文章来源：XILINX开发者社区微信公众号
本文作者：郭传鈜
华南理工大学计算机科学与工程学院2021级硕士研究生，“Self-driving Car Based on Learning from Vision Demonstration”项目开发人员之一，该项目获得2021赛灵思自适应计算挑战赛边缘计算组三等奖。
此外，...
作者：Kevin He，文章来源： Comtech FPGA微信公众号
背景：Zynq UltraScale+ MPSoC EV系列含有大量的视频输入接口，接入的视频流经过PL侧的逻辑处理后，通过USB3.0实现UVC输出各种高分辨率、高帧率、特殊格式的视频流，满足多种应用需求。
UVC简介
UVC全称为USB Video Class(USB视频类)，...
作者：whik1194，文章来源：CSDN博客
注：本文由作者授权转发，如需转载请联系作者本人
Xilinx FPGA支持多种程序文件格式，如.bit/.bin/.rbt/.isc，最常用的为.bit格式，一般用于调试时下载到FPGA片内RAM，掉电会丢失，量产时将.bit文件转换为.mcs格式文件，固化到外部Flash内。
比如在一些特定情况下，我们只有一个.bit文件，...
作者：赛灵思工程师 Longley Zhang，本文转载自： XILINX开发者社区微信公众号
1. 简介
在Zynq MPSoC的器件里，PS (Processing System )集成了三个看门狗，分别是CSU SWDT，LPD SWDT和FPD SWDT。CSU SWDT用于保护CSU与PMU及其相关连接。
LPD SWDT主要用于保护RPU系统及其相关连接。...
本文转载自： 明德扬FPGA科教
当我们使用Verilog时，对于信号定义为reg型还是wire型比较混乱，那么今天我们就来讲一讲如何快速的进行信号定义。
在Verilog中，wire永远是wire，就是相当于一条连线，用来连接电路，不能存储数据，无驱动能力，是组合逻辑；并且只能在assign左侧赋值，不能在always @ 中赋值。
reg可以综合成register，...
作者：Adam Taylor，文章转载自：电路城我准备在 PYNQ 中创建一个 MIPI 成像平台，我们可以借此使用它来探索 Vitis 视觉库。介绍PYNQ 的优势之一是它能够非常轻松地生成高性能应用程序。除了 Ultra96V2 之外，我们看到的大多数 PYNQ 板都与 Zynq 7000 相关（PYNQ Z1、Z2）。新的 PYNQ ZU 板为我们提供了 MPSOC 类设备和从 FMC 到...
基于vivado2020.1和zcu102开发板(rev1.1)开发项目，工程涉及DDR4（MIG）和PL端多个读写接口交互的问题，通过AXI interconnect进行互联和仲裁（采用默认配置）。一个完整控制周期内（约100ms），各端口读写情况如下（AWSIZE均为4）：
AXI1：只写入，AWLEN=119，每次写请求共计4320次突发写，完整控制周期内1次读请求...
6 月 19 日，CVPR 2022 即将举行。在今年的会议上，来自北京的 AMD AI 研发团队再次入选两篇论文——《动态稀疏 R-CNN》和《用于细粒度视觉分类和目标重识别的双重交叉注意力学习》（文末附论文下载链接）。
这是该团队连续第三年有论文入选 CVPR 这一顶级学术会议。凭借在计算机视觉算法领域的前沿研究，AMD AI 研发团队持续为自动驾驶、智慧城市、智慧安防、...
本文转载自： 机器视觉微信公众号
如何集成嵌入式系统呢？
一个标准工业相机显然太大，太贵，功耗太高。一个板级相机是个好的选择，这种模块能保留了应用需要的部分。比如这种模块去掉了包装盒子，因为它可以直接集成到你所设计的系统里面，它节省空间，成本，低功耗。
如果你的系统要求体积小
我们可以用嵌入式处理平台，比如SoC，SoC是电脑的核心电子元件，它集成GPU来完成视觉任务，...
作者： Hope Peng，来源： Comtech FPGA微信公众号
1、Display Port 概述
DisplayPort是由美国视频电子协会(VESA:Video Electronics Standards Association)在2006年5月提出的一种新型的数字显示接口规范，主要用于在源端Source和设备端Sink(如电脑显示器)之间传输视频、音频、...
作者：赛灵思工程师 Iris Yang，来源： XILINX开发者社区微信公众号
PCIe 仿真需要Endpoint 模型和Root Port 模型协同工作。用户一般可以采用购买BFM/VIP 来模拟对端模型也可以自己设计对端模型，更简便的方法则是使用Xilinx 提供的模型 (Xilinx Root Port model) 。
仿真例子工程介绍：
Versal 的PCIe...
在工业应用中传输信息可能具有挑战性。在这个项目中，让我们看看我们如何使用 FPGA 和 RS485 做到这一点。
项目背景：
许多 FPGA 部署在工业环境中，用于控制流程、驱动器、执行器和传感器。
用于与这些传感器、执行器和驱动器接口的协议非常多样化，尽管时间敏感网络正在改变这一点。虽然有许多不同的协议，例如 Modbus、Profibus 和 EtherCat。...
本文转载自：米联客
1.1概述
考虑到很多客户对于FPGA的基础知识掌握不够扎实，也不是每个客户的悟性都非常高，所以准备在原来的FPGA基础入门10个课时基础上再增加一些demo，给大家FPGA学习使用。当然有基础的完全可以跳过基础部分内容。
首先来大概了解下说明是否FIFO ,FIFO( First Input First Output)简单说就是指先进先出...
本文转载自：米联客
1.1概述
对于BRAM 详细的说明在XILINX 官方文档，pg058中有说明，我们这里仅对课程涉及的内容讲解。
Xlinx系列FPGA，包含两种RAM：Block RAM和分布式RAM（Distributed RAM），他们的区别在于，Block RAM是内嵌专用的RAM，而Distributed RAM需要消耗珍贵的逻辑资源组成。前者具有更高的时序性能...
作者： Sajjad Tamimi等，文章来源： 网络交换FPGA微信公众号
Chiplet技术和NoC技术目前已经成为解决摩尔定律无法延续的一种重要方法，现在的CPU芯片对外的接口已经不是普通的IO了，而是一套标准的NoC总线接口，可以与专门的NoC总线DIE（暂称为IO DIE）利用Chiplet技术连接，多个CPU核或异构核与多个IO DIE再通过Chiplet技术进行集成，...
使用Xilinx源语来描述FIFO具有很多好处，可以通过Xilinx Vivado 工具的Langguage Templates查看源语定义。
xpm_fifo_async #(
.CDC_SYNC_STAGES(2), // DECIMAL
.DOUT_RESET_VALUE("0"), // String
....
本文作者：2021赛灵思自适应计算挑战赛-边缘计算赛道第二名获奖者 PhiGent Robotics
概要：
立体视觉匹配的目标是从不同视点图像中找到匹配的对应点，最终输出RGBD的深度图像。
在本文中，我们将首先对基于AI 的双目立体匹配算法进行介绍，接着会对本方案中使用的 Xilinx Vitis AI Tools 和 Xilinx Vitis Flow 开发流程进行介绍...
本文转载自：米联客
在使用vitis 2021.1 版本的过程中发现，在使用flash固化时会出现错误，导致固化失败。
具体情况如下图。
解决方法是将你所需要用的Flash Type的BIN文件替换到旧版即可。
Step 1.确认所需的Flash Type文件。
Step 2.通过vitis 2021.1版本的安装路径，找到使用的Flash...
作者：赛灵思工程师 Shengjie Li，文章来源： XILINX开发者社区微信公众号
Vitis中创建基于ARM的BareMetal程序设计：
详细流程：
Ø 打开Vitis，选择一个Vitis工作目录。
Ø Create Application，选择一个新的XSA文件，导入从Vivado获得的XSA文件。
Ø为工程取一个名，以Empty...
本文作者：赛灵思工程师 Shengjie Li，文章来源： XILINX开发者社区微信公众号
Zynq UltraScale+ RFSoC 是业界首款单芯片自适应无线电平台，在一款芯片内集成射频直采数据转换器、单芯片软决策前向纠错核(SD-FEC)、FPGA逻辑、完整的ARM处理器子系统和高速收发器等。
第三代RFSoC器件与前几代产品相比，...
作者：杨一峰，芯华章科技技术市场经理
文章首发于《中国集成电路》，由国家工业和信息化部主管，中国半导体行业协会主办的官方专业期刊。
之前我们已经对“FPGA开发板”和“原型验证系统”做了详细的对比。
那么，在下篇中，我们将继续进行 FPGA原型验证系统和Emulator硬件仿真器的比较。...
作者：Steven Leibson，文章来源： SSDFans微信公众号
FPGA的布局布线软件向来跑得很慢。事实上，FPGA供应商已经花了很大的精力使其设计软件在多核处理器上运行得更快。
最近，在ACM的FPGA 2022会议上发表了一篇题为“RapidStream: FPGA HLS设计的并行物理实现”的论文，论文中描述了一种非常有趣的方法，...
前言
随着技术的发展，医学影像作为科学技术的主要成就之一，在无创诊断和治疗领域已经有了多种应用。其中一个应用是内窥镜，在20世纪90年代，当利用电荷耦合装置将图像传输到显示器上成为可能时，内窥镜变得更加广泛。为了帮助医生更好地识别和定位病灶，厂商不断提高内窥镜的分辨率，人体医疗内窥镜的分辨率从1080P逐渐发展到如今的4K。除此之外，荧光和3D技术都被创造性地加入，...
作者： Luke Liu，来源： Comtech FPGA微信公众号
Xilinx 自 1984年发明 FPGA以来，其可编程器件一共经历了三种形态：
FPGA最传统的可编程逻辑产品形态 (也就是大家熟悉的Virtex、Kintex、Artix、Spartan等系列产品), 可以通过RTL、C等语言进行设计，基于Vivado/ISE为主要设计工具的产品矩阵；
SoC (...
本文转载自： XILINX开发者社区微信公众号
本文作者：赛灵思工程师 Hank Fu
在Vivado里，可以从Block Design导出TCL脚本，保存工程。之后可以从TCL脚本恢复工程。
导出的TCL脚本中，可能不包含用户IP的路径信息，这样的话，从TCL脚本恢复工程时会报告错误。
错误信息如下：
在TCL文件中添加下列命令，可以添加IP...
作者：Ivy Guo
SEM IP在上板调试过程中有时会出现一些错误, 比如无法执行IP的插错纠错功能; 或者自身的初始化无法完成等等, 需要对SEM IP本身进行调试定位. 我们最推荐客户去查看IP从上电开始打印出来的串口信息. 这里面的log不仅包含了IP从初始化开始经历的一系列状态, 还能清楚地显示出一些事件的时间戳：
但是很多客户反应, 实际调试的硬件板上没有连接串口...
以下是在 Vitis™ 软件平台中创建 Platform Loader and Manager (PLM) elf 文件的步骤。在 Versal™ 器件中，PLM 在 PMC 内执行，并用于引导 APU 和 RPU。选择“文件 (File) → 新建 (New) → 应用工程 (Application Project)”。这样会打开“新建应用工程 (New ApplicationProject...
时间敏感型网络（ TSN ）是工业自动化领域的一项重大进步，通过标准以太网连接提供确定性的时间敏感型功能。TSN 能够确保大规模工业网络的数据在需要的位置和时间完成传送。
Moxa（摩莎）已构建了一系列 TSN 交换机，助力实现制造网络与工业 4.0 兼容。这些解决方案由 AMD 赛灵思的 Zynq® UltraScale+™ MPSoC 解决方案提供技术支持，后者可提供灵活应变、...
作者：Rehan Tahir，AMD Versal AI Edge ACAP 产品线高级经理
在 AMD，我们对 Versal® ACAP 所搭载的 AI 引擎技术感到兴奋不已，因为在 AMD 和赛灵思服务的众多市场上，其对交付高性能自适应计算起到重要作用。Versal AI Core 与 AI Edge 系列搭载了这种 AI 引擎技术，非常适合对计算加速有着关键需求的用例。
AI...
作者：杨一峰，芯华章科技技术市场经理
文章发布于《中国集成电路》，由国家工业和信息化部主管，中国半导体行业协会主办的官方专业期刊。
在阅读本文之前，读者可以对FPGA芯片的基本含义及原理做基本的了解。FPGA 的全称为Field Programmable Gate Array（现场可编程门阵列），属于专用集成电路中的一种半定制电路，是可编程的逻辑阵列。FPGA...
Ubuntu20.04LTS中使用Vivado 2021.2时，每次重启Vivado，文本编辑界面的字体大小就会变成默认大小。
重新启动均要在Tool settings -> Text Editor -> Fonts and Colors -> Size中修改并Apply。修改完之后，同一Project中的其他文件都得打开，并重复上述步骤并apply，字体大小才能统一。...
本章旨在演示如何基于 Versal™ 来构建同时使用 SmartLynq+ 模块和高速调试端口 (HSDP) 的系统。您还将了解到如何使用 JTAG 或 HSDP 来设置 SmartLynq+ 模块和下载 Linux 镜像。重要：本教程需要使用 SmartLynq+ 模块、VCK190 或 VMK180 评估板以及 Linux 主机。设计示例：启用 HSDP要启用 HSDP，...
本章将逐步指导您使用可用的工具和受支持的软件块来构建基于 Versal™ 器件的系统。本章演示了如何利用 Vivado® 工具并使用 PL AXI GPIO 来创建嵌入式设计。其中还演示了如何在 Versal 器件上为基于 Arm® Cortex™-A72 核的 APU 配置并构建 Linux 操作系统。在本章中还提供了 PetaLinux 工具的使用示例。设计示例：使用 AXI...
在VCS中，一个仿真会话可以保存在一个Tcl文件中，以后可以加载。当我从Vivado调用VCS时，如何加载一个保存的会话？
解决方法
可以在仿真设置 > 仿真后Tcl中指定会话Tcl文件。
在vcs.simulate.tcl.post中输入Tcl文件的名称及其绝对路径，并应用这些设置。
然后当Vivado调用VCS时，将加载保存的会话。
本章用于演示如何为 Versal™ ACAP 集成和加载引导加载程序、裸机应用（针对 APU/RPU）和 Linux 操作系统。本章将讨论下列主题：系统软件：PLM、Arm® 可信固件 (ATF)、U-Boot为独立应用生成启动镜像的步骤。SD 启动的启动顺序以及 QSPI 和 OSPI 启动模式。您可使用赛灵思 Vitis™ 软件平台和 PetaLinux 工具流程来实现这些配置。第 2 章：...
描述
在Ubuntu系统中，当试图在内核代码中设置断点的加速应用程序上运行仿真调试时，工具不会在断点上停止，而只会在主机代码断点上停止。
解决方法
默认情况下，Ubuntu 系统不允许调试器附加到其他进程，除非附加进程是附件的直接附进程。
在Vitis中，内核进程被分离出来进行调试，而在Ubuntu机器上，默认情况下是无法访问的。
作为一个解决方案，...
本文转载自： XILINX开发者社区
本文作者：赛灵思工程师 Longley Zhang
在Zynq MPSoC里，我们有以下文章介绍怎么在MPSoC实现cache一致性的传输：
[1]https://xilinx-wiki.atlassian.net/wiki/spaces/A/pages/18842098/Zynq+UltraScale+MPSoC+Cache+...
问题描述：
我在一个自定义平台上运行我的项目，而我的目标平台的Vivado项目在Vivado合成中使用了以下额外选项。
-verilog_define "DDR_DAC=1" -verilog_define "DDR_ADC=1" -verilog_define "MTS=1"
当我运行Vitis链接器时，我看到以下错误：
ERROR: caught error:...
本章描述了对您所执行的设计流程可能出现的各种问题进行调试的方法。第一个选项是使用赛灵思 Vitis™ 软件平台进行调试。Vitis 软件平台调试器提供了下列调试功能：支持在 Arm® Cortex™-A72、Arm Cortex-R5F 和 MicroBlaze™ 处理器架构（异构多处理器硬件系统调试）上调试程序。支持在硬件开发板上调试程序。支持在远程硬件系统上进行调试。提供功能丰富的 IDE...
Versal ACAP CIPS IP 核允许您配置处理器系统和 PMC 块，包括启动模式、外设、时钟、接口和中断等。本章描述了如何执行以下任务：创建 Vivado® 工程以供 Versal™ ACAP 通过配置 CIPS IP 核来选择相应的启动器件和外设。在 Arm® Cortex™-A72 的片上存储器 (OCM) 上创建并运行 Hello World 软件应用。在 Arm Cortex...