解决方法
当运行一个基于DPU的应用程序时，当平台中的DPU和编译后的XMODEL之间存在架构不匹配时，就会发生指纹错误。
错误信息本身提供了DPU和模型的指纹。
(...)
CHECK fingerprint fail ! model_fingerprint 0x1000020f6014407 dpu_fingerprint 0x1000000f6014407...
技术
作者：付汉杰 hankf@xilinx.com hankf@amd.com，文章来源：博客园
参考文档
视频教程：https://www.xilinx.com/video/hardware/block-design-containers-for-dfx.html
Vivado Design Suite User Guide: Dynamic Function eXchange (...
请确保您已正确安装所需工具，并且您的环境符合要求。
硬件要求
本教程对应目标为 Versal ACAP VCK190 和 VMK 180 评估板。本教程中的示例已使用 VCK190 ES1 评估板经过测试。要使用本教程，您需要具备以下硬件项，这些硬件项均随附于该评估板中：
VCK 190/VMK 180 ES1 评估板
交流电源适配器 (12 VDC)
USB...
Q：我用的硬件板卡是ZCU102，从Vitis AI的AI-Model-Zoo中
（https://github.com/Xilinx/Vitis-AI/tree/master/models/AI-Model-Zoo）
下载了pt_unet_chaos-CT_512_512_23.3G_2.0
模型的ZCU102文件，解压后发现只有编译好的.xmodel文件，...
本文档旨在提供有关将赛灵思 Vivado® Design Suite 流程应用于 Versal™ VMK180/VCK190 评估板的指示信息。所使用的工具为 Vivado Design Suite 和 Vitis™ 统一软件平台 2020.2 版。要安装 Vitis 统一软件平台，请参阅《Vitis 统一软件平台文档：嵌入式软件开发》(UG1400)。
注意：在本教程中，有关在硬件上启动...
本文介绍了在运行Ubuntu的脱机主机上安装Xilinx Runtime（XRT）和Alveo平台软件包所需的必要步骤。
解决方法
要在离线状态下安装Xilinx XRT和平台包，你需要首先在一个在线并能接入互联网的系统上下载Xilinx XRT和平台包。
1. 在线的系统应具有与脱机系统相同的操作系统配置。
2. 本指南为Ubuntu 18.04+提供指导。
3...
作者: 付汉杰 hankf@xilinx.com hankf@amd.com，文章来源：博客园
办公室有VCK190单板，运行在SD启动模式下，能进入Linux。但是现在在家办公，不能更改VCK190单板启动模式。
现在需要运行Standalone程序。于是我希望像MPSoC一样，当Versal的A72停留在U-Boot界面下，Vitis能以Jtag运行Standalone程序。...
本文转载自：XILINX开发者社区
本文作者：赛灵思工程师 Terry
在开发过程中，有时候会根据一些实际情况在U-BOOT阶段完成一些外设的初始化，或者实现一些功能应用。本文给大家介绍一下如何在u-boot中通过增加自定义的command方式来达到这一目的。
在Xilinx petalinux工具开发环境下，如果是2021.1之后的版本，大家可以通过使用如下命令，直接把u-...
作者： Lihong Jian，文章来源：Comtech FPGA
在ZYNQ-7000或MPSOC的调试过程中，当我们打算通过JTAG把PL中的一些运行状态显示出来，通常会在PL中加上Debug ILA的方式来解决。在使用这种方式的情况下我们每次都要去根据触发条件来获得相关数据波形并进行分析，同时抓到信号的多少及深度也会同FPGA芯片中的BRAM资源有关。
在如下这些应用场景中，...
本文转载自： EDA365电子论坛微信公众号
Xilinx（赛灵思）于今年推出了全新的Vitis AI 2.0版本，更新了包括模型、软件工具、深度学习处理单元，以及最新的性能信息。
作为赛灵思 FPGA 和自适应 SoC 上最综合全面的基于软件的 AI 加速解决方案，2.0 版本的 Vitis AI 解决方案更易于开发者使用，给边缘和数据中心带来进一步的性能提升。...
作者：付汉杰 hankf@xilinx.com hankf@amd.com，文章来源：博客园
使用下列脚本，可以通过JTAG实现VCK190的Linux启动。
#
# https://xilinx.github.io/Embedded-Design-Tutorials/docs/2021.2/
# build/html/docs/Introduction/Versal-...
编者注：本文由 AMD 工业业务部市场营销主管 Michael Zapke 撰写
有关安全特性的示例十分广泛，从拒绝错误的用户输入、在特定条件下立即停止输入，到发出的各类警报（包括视觉警报、听觉警报或触觉警报），再到向邻近设备发出指令，不一而足。所有这些功能当然都很有用，但我们希望您从来没有看到过它们发挥作用。不过这也产生了一个问题，当面临危险时，我们怎么才能知道安全特性确实在发挥作用...
本文转载自： XILINX开发者社区
本文作者：赛灵思工程师 Terry
大家在使用petalinux工具实现自己工程的时候难免会需要用到patch。如何在patalinux工具下生成patch和应用patch, 对于刚接触Xilinx petalinux工具的同学来说，可能会比较头疼。下面将对如何生成patch以及在petalinux工具中应用patch做一个整理。
1....
作者：付汉杰 hankf@xilinx.com hankf@amd.com，文章来源：博客园
使用hdmi-rx, vpss, frmbuf_write，设计了video输入的pipeline。使用PetaLinux基于XSA做了linux，编译成功，启动也成功。
但是后来查找视频设备，只有video设备，没有media设备。
root@dapd-0330-tpg-peta...
Q：在Vivado或其他综合工具（如Synplify）上，综合阶段需要添加什么约束呢？
A: Vivado综合默认是timing driven模式，除了IO管脚等物理约束，建议添加必要的时序约束，有利于综合逻辑的优化，同时综合后的design里面可以评估时序。
Q：如果综合只是翻译成网表过程，那么这些约束又有什么用呢？用来优化网表结构吗？
A: 所谓timing...
本文转载自： XILINX开发者社区
本文作者：赛灵思工程师 Deepesh Man Shakya
本篇博文提供了一个示例，用于演示如何使用 Python 脚本调试赛灵思 PCIe 设计。此处提供的技巧可应用于所有设计，而非仅供 PCIe 专用。
如果您当前使用的方法与此处所述方法类似，或者如果您决定使用所提供的脚本、在其基础上进一步强化，并愿意与我们分享您的脚本，...
问：请问下截图所示的是不是指内核所需要使用的硬件资源比例？ 遇到下面的报错时，该如何排查和避免问题呢？
ERROR: [VPL UTLZ-1] Resource utilization: RAMB18 and RAMB36/FIFO over-utilized in Pblock pblock_dynamic_region (This design requires more...
作者：Stephen Evanczuk，文章来源：Digi-Key
在越来越多的嵌入式视觉应用中，如机器视觉、安保、零售和机器人，人工智能 (AI) 在基于边缘的智能摄像头上的应用已迅速获得认可。虽然可获得机器学习 (ML) 算法的迅速出现帮助迎来了人们对 AI 的这种兴趣，但开发人员仍难以在满足紧迫的项目时间表的同时，在保持低功耗的情况下为基于边缘的应用提供高性能。
更为复杂的是，...
当试图在Vitis HLS工具中编写高效的C++时，你需要谨慎使用模数运算符。这是因为C = A % B等同于C = A - B * (A / B)。换句话说，模运算符在功能上等同于三种操作。
因此，使用模数运算符的代码会在Vitis HLS中引入一个很长的延迟。
尽管在某些情况下，除了使用模运算符之外没有其他的选择，但在许多情况下，可以对代码进行重组，这样就不需要模运算符了...
作者： Simon Yang，文章来源： Comtech FPGA微信公众号
一．什么是IBERT
Integrated Bit Error RatioTester（IBERT）是Xilinx提供的用于测试transceiver的免费IP。IBERT的example design是一个集transceiver、logic、ILA、VIO、Pattern Generator and...
作者： HankFu，文章来源：博客园
作者： 付汉杰 hankf@xilinx.com hankf@amd.com
测试环境： Vivado/PetaLinux 2021.2， Linux 5.10.0 VCK190
在PetaLinux 2020.1时分享了在PetaLinux里为模块创建补丁。
现在使用PetaLinux 2021.2， 发现类似命令会报告错误。...
我需要将文件安全地发送给 Xilinx 工程师。 如何使用 EZmove 将文件发送给 Xilinx 工程师？
解决方法：
Xilinx EZmove 文件传输服务可为安全处理文件交换的方式实现标准化。
该安全站点允许 Xilinx 员工使用电子邮件接口设置帐户和发送通知，从而与外界客户、供应商和厂商交换文件，反之来，外界客户、供应商和厂商也可通过这种方式与 Xilinx...
本文转载自： XILINX开发者社区
本文作者：赛灵思产品工程师 Nathan Xu
Xilinx HDMI 1.4/2.0 TX的解决方案是由HDMI 1.4/2.0 Transmitter Subsystem IP作为MAC和Video PHY Controller IP作为PHY组成, 在板上, 还有SN65DP159被用作TMDS level shifter。...
作者: 付汉杰 hankf@xilinx.com hankf@amd.com，文章来源：博客园
测试环境
目前在X86机箱里插VCK190测试。X86、PCIe Host、Host都是指X86运行的Linux环境。Versal、Endpoint、A72都是指A72运行的Linux环境。Endpoint有时使用EP来简化。
测试单板： VCK190
测试单板操作系统：...
本文作者：赛灵思产品工程师 Nathan Xu
Xilinx HDMI 1.4/2.0 RX的解决方案是由HDMI 1.4/2.0 Receiver Subsystem IP作为MAC和Video PHY Controller IP作为PHY组成，在板上，由外部电阻来实现TMDS level shifter，还有TMDS181作为retimer。
在PHY层，也就是Video...
描述
如何实现浮点累加的PIPELINE II=1？
我正在使用下面的代码：
#define FT float
FT ybd(FT din[1024]){
FT sum=0;
LOOP:for(int i=0;i
描述
如果我需要修改HLS生成的RTL代码来验证一些问题，我该怎么做？
解决方法
有两个选择，要么通过原理图验证，要么通过仿真验证。
1) 通过原理图：
1. 在HLS中运行C语言合成
2. 导出RTL并同时评估RTL
3. 单独启动Vivado，并在Vivado中打开项目 "SOLUTION_NAME/impl/verilog/project.xpr"。
4....
作者： 付汉杰 hankf@xilinx.com hankf@amd.com文章来源：博客园
测试环境： Vivado/PetaLinux 2021.2， Linux 5.10.0
如何修改u-boot的boot.scr
修改修改components/yocto/layers/meta-xilinx/meta-xilinx-bsp/recipes-bsp/u-boot/u-...
描述
我想在HLS之外通过命令行使用工具生成的文件来重现C/RTL协同仿真的结果。我应该使用什么文件？我怎样才能调用仿真？
解决方法
Vivado HLS会在项目子目录下执行RTL仿真。
/sim/。
其中SOLUTION是解决方案的名称，RTL是为仿真选择的RTL类型。
在协同仿真过程中，任何由C测试台写的文件和任何由仿真器产生的跟踪文件都会写到这个目录中。...
作者：Perry Li，文章来源：Ingdan FPGA
功能模块简介
MPSOC作为ZYNQ 7000的升级版，在接口方面其性能也大大增强；在一些高速数据采集的场合PS-GTR的PCIE Root Complex功能可以方便地外接WiFi模组、NVME等外设，进行数据的传输和保存。例如使用WiFi6和MPSOC EV器件的VCU配合做无线4K编解码应用，...
描述
为什么Vitis HLS中的浮点累加器的精度与IEEE单精度浮点累加器不同？
为什么与C语言模拟的精度不同？
解答
Vitis HLS的浮点累加器与IEEE单精度浮点累加器的精度不一样。
如果与C语言模拟（使用IEEE标准）存在浮点差异，应该通过以下方式禁用浮点累加器的推理。
::common::set_param hls....
本文作者：赛灵思工程师 Gray Pan，文章来源： XILINX开发者社区
Step 1
首先，打开最新版本的Vivado（当前为2021.2）：
1.新建一个Vivado工程，将器件直接选定为board – VPK120。
2. 接着新加入一个以太网IP core，选好自己所需要的IP配置，本文以MRMAC IP为例，并在以太网IP的GT配置那页，选择GTM和156....
为了推断UltraRAM，你需要在所需的内部阵列上使用一个资源指令。
正确的用法：
int data_array[4096];
Pragma: #pragma HLS RESOURCE variable=data_array core=XPM_MEMORY uram
Directive: set_directive_resource -core XPM_MEMORY...
Vitis视觉库是一个FPGA加速视觉功能的集合，类似于OpenCV中的功能。
虽然这些内核的实现并不依赖于OpenCV，但许多视觉库的功能都提供了示例设计测试平台，使用OpenCV来演示加速内核的功能。
OpenCV 库安装可能非常复杂，具体取决于系统的性质。虽然赛灵思不支持使用Vitis HLS和Vitis Accelerated...
作者： 阵列，文章来源： 阵列微信公众号
FPGA程序的调试，尤其是大型程序，一直都是耗时耗力的工作。首先是因为HDL语言沿空间并发扩展的特性不同于一般基于按时间线性叙事的计算机语言，各个元素之间的逻辑关系更加紧密，不易理解和思考，debug手段也不多。同时，FPGA程序的综合布线过程都比较缓慢，经常一个中等大小的程序会需要等待数十分钟才能得到输出文件，大型设计run隔夜是常见的事情，...
作者：潘文明，文章来源： 明德扬FPGA科教
本文章探讨一下FPGA的时序约束步骤，本文章内容，来源于配置的明德扬时序约束专题课视频。
时序约束是一个非常重要的内容，而且内容比较多，比较杂。因此，很多读者对于怎么进行约束，约束的步骤过程有哪些等，不是很清楚。明德扬根据以往项目的经验，把时序约束的步骤，概括分成四大步，分别是时钟的约束、input delays的约束、output...
作者： 付汉杰 hankf@xilinx.com hankf@amd.com，文章来源：博客园
测试环境： Vivado/PetaLinux 2021.2， Linux 5.10.0，VCK190
为了便于修改Linux kernel代码，使用下面命令对Linux kernel代码进行格式重排。
find ./ -name "*.c" | xargs -i -t astyle...
Vitis HLS 对 C 语言的支持与 Vivado HLS 工具不同。本文描述了Vitis HLS工具的C语言支持能力。
Vitis HLS 库：
与 C++ 语言相比，C 语言是有限的。C++ 语言提供的一些重要功能是模板函数和类。
Vitis HLS 提供并支持利用模板函数和类的 C++ 库，其中包括以下内容：
标准复数：std::complex
任意精度：...
Vitis HLS 的 2021.1 GUI 中添加了许多新功能。请参阅下面的详细信息。
1) 新的 "流程导航器 "为流程的不同阶段提供快速访问报告和 "运行 "按钮。
2) 删除了右侧的“调试、综合、分析”工具栏按钮。
请查看以下详细信息：
2020.2调试、综合和分析视图：
在2021.1中，当您通过C 模拟 -> 启动调试器进行调试时，Debug...
作者：wcc149，文章来源： 电子电路开发学习微信公众号
跟大家聊完了什么是 FPGA 之后，我想大家应该对自己手中那个“黑方块”有了一定的主观印象，至少明白了它和普通芯片的区别了，那么接下来，另一个问题就出现了，FPGA 我能用它做什么，我学会它之后在未来我可以从事哪些领域的工作？
这个问题我觉得是大家最想要关注的问题，因为兴趣是最好的老师，如果你发现 FPGA...
作者： 付汉杰 hankf@xilinx.com hankf@amd.com，文章来源：博客园
测试环境： Vivado/PetaLinux 2021.2， Linux 5.10.0
禁止Petalinux的recipes增加的驱动
Petalinux工程，通过meta-user\recipes-kernel\linux\linux-xlnx中的patch文件，给Linux...
作者： 付汉杰 hankf@xilinx.com hankf@amd.com，文章来源：博客园
测试环境： PetaLinux 2021.2
开发过程中，经常要检查rootfs的内容。使用命令，“gzip -d rootfs.cpio.gz”，“cpio -i...
描述
在某些应用中，必须在允许 GTIS 背景校准使用训练信号收敛后冻结 ADC 校准。
例如，如果存在突发类型的信号，或者如果 RF-ADC 输入频率与采样率（例如公分母）具有很强的相关性，这会导致交错通道中的数据多样性低或唯一数据点数量不足以便校准准确收敛。
此答复记录概述了 Xilinx 对此训练信号的建议。
解决方案
在某些应用中，必须在允许 GTIS...
作者： 付汉杰 hankf@xilinx.com hankf@amd.com，文章来源：博客园
测试环境： PetaLinux 2021.2
在Petalinux创建的应用程序模板，只支持编译一个C文件。
使用下面的文件，可以编译目录下的所有C、C++文件。
APP = qdma-ep-rw
#
# CC=$(CROSS_COMPILE)gcc
# CXX...
编者按：本文编译自Open Glossary of Edge Computing，仅供学习交流。
3G、4G、5G
第三代、第四代和第五代蜂窝技术。简单来说，3G 代表智能手机及其移动网络浏览器的引入；4G 是当前一代的蜂窝技术，为移动设备提供真正的宽带互联网接入；5G 蜂窝技术将为蜂窝系统提供巨大的带宽并减少延迟，支持从智能手机到自动驾驶汽车和大规模物联网的一系列设备。边缘计算被认为是...
作者：Kimi Li，文章来源： Ingdan FPGA
Tcl——ToolCommand Language，诞生于80年代的加州大学伯克利分校，作为一种简单高效可移植性好的脚本语言，一种基于字符串的命令语言，目前已经广泛应用在几乎所有的EDA工具中。
Xilinx公司从ISE工具的后期开始，在工具中引入了对tcl语言的支持。在目前广泛使用的设计工具Vivado中，...
作者： 付汉杰 hankf@xilinx.com hankf@amd.com，文章来源：博客园
测试环境： Vivado 2021.2
致谢： 同事John Hu提供了命令，非常感谢。
在Vivado里，可以从Block Design导出TCL脚本，保存工程。之后可以从TCL脚本恢复工程。
导出的TCL脚本中，可能不包含用户IP的路径信息。这样的话，...
本文转载自： XILINX开发者社区
本文作者：赛灵思工程师 Gray Pan
Step 1
首先，打开最新版本的Vivado（当前为2021.2）：
1.新建一个Vivado工程，将器件直接选定为board – VPK120。
2. 接着新加入一个以太网IP core，选好自己所需要的IP配置，本文以MRMAC IP为例，并在以太网IP的GT配置那页，...
北京时间今天凌晨，第三十六届 AAAI 大会（ Association for the Advancement of Artificial Intelligence ）正式在线上开幕。本届 AAAI 大会上，AMD-赛灵思 AI 团队的论文《Cross-Dataset Collaborative Learning for Semantic Segmentation in...
作者： Digi-Key 工程师 Barley Li
以下是来自Xilinx的Spartan-7 2、Artix-7、Kintex-7 1和Virtex-7系列FPGA的零件编号信息，该信息有助于订购正确的零件。
Spartan-7 FPGA 订购信息：
例如XC7S50-2FGGA484C
Artix-7 、 Kintex-7 和 Virtex-7 FPGA...