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作者：Anthony DeSimone，ADI自动化、能源与传感器部门应用工程师；Michael Giancioppo，ADI FPGA系统应用工程师 JESD204B是近期核准的JEDEC标准，用于转换器与数字讯号处理组件之间的串行数据接口。它是第三代标准，进一步解决了先前版本的一些缺陷。这个接口的优势包括，数据接口路由所需电路板空间更少，建立与保持时序要求更低，...

作者： HankFu，本文转载自：博客园 Xilinx的开发工具SDK/Vitis都可以自动根据Vivado设计，创建软件工程，自动配置各个外部设备的驱动程序。为了兼容旧版本工程，SDK/Vitis里提供了多个IP版本的驱动程序。如果在SDK/Vitis的软件工程里查看代码，驱动程序都是正确的。 如果没有工程，也可以在安装目录下查看代码，比如目录Vitis\2020.2\data\...

介绍 自从非易失性存储器快车(NVMe)协议问世以来，数据中心客户广泛采用了这项新技术，它为存储应用带来了更高的性能和低延迟(Gupta，2018)。NVMe的功能集使该技术成为市场上增长最快的存储解决方案。国际数据公司预测，到2021年，基于NVMe的存储解决方案将产生超过50%的与主外部存储出货量相关的收入（Burgener，2019）。 BittWare提供FPGA加速解决方案，...

作者：HankFu，本文转载自：博客园 介绍 PetaLinux 能够根据Vivado的设计，自动生成V4L2的Video Pipeline的devicetree。但是它主要为Xilinx的VCU TRD服务，测试的组合比较少。很多时候，需要根据自己的工程，修改V4L2的Video Pipeline的devicetree。 硬件设计 有项目需要对输入的视频，...

作者：HankFu，本文转载自：博客园 有工程师询问vcu-ctrl-sw里decoder的退出机制。 下面的内容，根据vcu-ctrl-sw 2020.2分析。 Decoder运行的主要代码是AsyncFileInput里的run()，以线程运行。run()里调用BasicLoader里的ReadStream()，不断读取文件（）。如果读到文件结束，也就是uAvailSize为0，...

为了提升计算基础设施的性能，并紧跟数据分析与 AI 不断攀升的需求，众多企业将硬件加速视为主要的解决方案。在大多数情况下，先进的可编程硬件（主要是指 GPU 和 FPGA）是加速的主要方式。通过使用这种先进的硬件，企业正在赢得计算优势；然而，对于编程难度，他们仍然存在合理的担忧。 图 1：分析/AI 流水线组件 硬件制造商正在将加速方法应用于计算存储，...

描述 问题版本：Vivado 2020.2 已解决问题的版本：请参阅（赛灵思答复记录 75764） 本设计咨询涵盖如下 Versal DDRMC 设计：使用对应 LPDDR4 和 x8 或 x16 DDR4 组件接口的 DQS 字节组管脚交换所生成的设计。 执行 DQS 字节组交换时，根据 Versal DDRMC 架构，要求 DQS 对必须与 DQS 对进行交换，同样地...

大多数FPGA程序员认为，高级工具总是发出更大的比特流，作为提高生产率的"成本"。 但事实总是如此吗？在本文中，我们展示了一个真实的例子，我们使用传统的RTL/Verilog工具创建了一个常见的网络函数RSS，然后在相同的硬件上使用高级合成（HLS）。 我们发现令人惊讶的是：HLS方法实际上使用了较少的FPGA门和内存。这是有原因的。 HLS的FPGA开发方法是只抽象出可以在C/C++...

描述 该设计咨询涵盖如下 UltraScale+ GTH/GTY 收发器问题，即 GTPOWERGOOD 在上电后可能无法断言有效。 所有 UltraScale+ GTH/GTY 收发器中均包含 *_delay_powergood.v 模块。 GTH/GTY 设计的部分构建中来自 *_delay_powergood.v 模块的 GTPOWERGOOD 可能保持处于低电平，而同时...

本文转载自：AI加速微信公众号 DNN加速器的设计一直在两个方面使力：通用架构和高效性能。通用性需要自顶向下的设计，首先综合各种神经网络的算子设计一套标准的指令集，然后根据硬件平台的特点，考察计算资源，存储资源以及带宽，进行硬件的模块化设计，在指令集以及硬件的特殊结构基础上，再去构建工具链。 通用性要看的广，指令集的定义要具有扩展性和灵活性，工具链要能够灵活的对接不同的深度学习框架，...

本文转载自：XILINX开发者社区微信公众号 本篇是利用 Python 和 PyTorch 处理面向对象的数据集系列博客的第 3 篇。 如需阅读第 1 篇，请参阅此处。 如需阅读第 2 篇，请参阅此处。 第 3 部分：repetita iuvant(*)：猫和狗 (*) 是一个拉丁语词组，意为“水滴石穿，功到自成” 在本篇博文中，我们将在“猫和狗”...

作者：Alex Wong，本文转载自：Digikey官网 计算密集型应用是指需要大量复杂计算的任何计算机应用。像 AI 推理、大数据分析、网络和科学研究建模之类就是如今的一些比较流行的计算密集型应用。 计算密集型应用所需的处理能力远远超过单靠处理器就能处理的能力。现场可编程门阵列 (FPGA) 被认为是各种计算应用的加速器，因为它具有可定制性、可编程性以及与相对性能的低功耗特性。...

应用​程序​不断​增多，​适用​的​无线​设备​也​随​之​增加，​造成​需求​和​设计​越​发​复杂。​由于​人们​需要​的​数据​越来越​多，​硬件​设计​便​向​着​更宽​的​带​宽、​更高​的​频率​和​更多​的​通道​发展，​而​软件​则​需要​提供​更大​的​灵活​性，​并​缩短​产品​上市​时间。 无论​是在​实验​室​中​对​新的​无线​技术​进行​原型​验证，​还是​在...

本文转载自： Ingdan FPGA微信公众号 目前基于MPSOC的一些参考设计中并没有实现开机画面的功能 ，那在一些带显示屏的产品在设计的时候就需要这一功能，基于原来传统的方式也可以在FPGA中来实现，今天分享一个在PS侧来实现开机画面，以节省PL侧的宝贵资源。 这个设计是基于PS侧的RPU(R5_0)来实现的上电送显，...

描述 在 Vivado 2021.1 中，Control, Interfaces and Processing System (CIPS) IP 架构已重新设计。此次升级支持将来自其它 Versal 系列的器件集成到 CIPS IP 内。 如需了解升级后需用户干预的更改的相关信息，请参阅以下“升级至 CIPS 3.x”部分。 解决方案 升级至 CIPS 3.X 升级至...

本文转载自：XILINX开发者社区微信公众号 机器学习中一个常见问题是判定与数据交互的最佳方式。 在本文中，我们将提供一种高效方法，用于完成数据的交互、组织以及最终变换（预处理）。随后，我们将讲解如何在训练过程中正确地把数据输入给模型。 PyTorch 框架将帮助我们实现此目标，我们还将从头开始编写几个类。PyTorch 可提供更完整的原生类，...

作者：Steve Leibson，本文转载自：得捷电子DigiKey微信公众号 从前，嵌入式系统的开发从硬件开始。现在，可以再加入FPGA！面对应用需求越来越复杂的物联网细分市场，以及快速迭代和成本效益的挑战，选择一种现成套件用于无线传感节点原型设计和调试，是一种兼具开发效率和成本效益的解决方案，而全面的软件环境和优化的硬件平台可加快你的开发进度。在这个一连三集的开发板小系列，...

描述 当在硬件配置中包含“大型发送卸载 (Large Send Offload)”并在缓冲区描述符中启用 LSO 功能时，GEM IP 可能通过中断状态寄存器的位 6（同样反映在发射状态寄存器的位 4 中）错误触发“amba error”中断事件。 除了误报此错误外，并未观测到任何功能性问题，且仍可继续使用 LSO 卸载功能。 这被分类为次要硬件问题，...

描述 在 aarch32 模式下，如果执行的代码包含下面的加密指令序列，并且在执行第一条加密指令后立即断言并中断，ELR 会被记录为返回地址，产生的错误可能会导致数据损坏： AESE Qy、Qx AESMC Qy、Qy 或 AESD Qy、Qx AESIMC Qy、Qy 解决方案 影响： 如果满足上述条件，异常序列中记录的返回地址将不正确，...

本文转载自： XILINX开发者社区微信公众号 本文来自赛灵思高级产品应用工程师 Hong Han Alveo系列开发板上的平台其实是一个DFX设计的静态部分，在Vitis 统一软件平台中使用Alveo系列开发板设计加速Kernel, 最终这些Kernel的逻辑会在分布在DFX设计的动态区域。 本篇将介绍如何为Kernel的逻辑做floorplan(画Pblock)，...

本文转载自： XILINX开发者社区微信公众号 本文来自 XILINX 产品应用工程师 Yang Chen 在开发一个加速程序的之前，有一个很重要的步骤：正确设计程序架构。开发人员需要明确软件应用程序中哪一部分是需要硬件加速的，并且它多少的并行量，以保证硬件加速器件（FPGA）能完美发挥其作用。 本文将分为5个步骤来介绍： 1. 基准和建立目标 2. 确定加速部分...

作者：付汉杰，hankf@xilinx.com，文章转载自：博客园 Linux是现在最流行的操作系统，含有大量的源代码。Xilinx 2020.1使用的Linux 5.4，含有大约67430个文件。大部分文件没有被使用到。分析Linux源代码的代码实现时，经常查找函数或者数据结构定义。如果分析所有文件，既消耗软件查找时间；也会找到多个定义，增加理解代码的难度。如果能够删除没有被用到的代码，...

描述 每个 RPU 处理器都有 1 个 DBGDSAR 寄存器，其中包含其 CoreSight ROM 表的偏移地址。 但是，读取 RPU 的 DBGDSAR 寄存器会返回以下不正确的偏移值： 处理器 DBGDSAR 期望值 DBGDSAR 实际值 RPU_0...

描述 在任何一致的 ACE 系统中，启用 WriteUnique/WriteLineUnique (WU/WLU) 传输事务后，如果在有一项或多项高速缓存逐出事务处于暂挂状态时尝试执行存储，那么写回无分配 (WBNA) 存储可能发生停滞。 ACE 要求 WU/WLU 传输事务不得绕过任何未完成的逐出类型传输事务 (WriteBack/WriteEvict/WriteClean)。...