作者：付汉杰，文章来源： 赛灵思中文社区论坛
使用Xilinx VCU TRD 2020.1 Audio工程测试1080p yuv422 10bit编码，软件报告VCU能力不足，错误信息是“Codec error: Channel creation failed, processing power of the available cores insufficient”。
root@...
技术
作者： Adam Taylor
我们生活在一个由模拟构成的世界中。不过，数字处理的出现，为我们体验这个世界并与之互动带来了全新的方式，包括卫星导航、自动驾驶汽车、增强现实，当然还有那永远都离不了身的手机。
要想实时或者准实时地处理那么多信息，就必须要有强大的处理能力，这样的处理能力显然是受益于摩尔定律的。对于设计工程师而言，他们也可以从多种处理技术中来进行选择，...
在使用Linux外部源代码编译PetaLinux工程时，遇到错误“.kernel-meta/bsp_definition: Directory nonexistent”。执行“petalinux-build -x mrproper -f”清理PetaLinux工程，并且在Linux外部源代码目录执行“make mrproper”清理Linux外部源代码，再次编译PetaLinux工程，...
本文转载自：PYNQ开源社区微信公众号
感兴趣者可与 pynq_china@xilinx.com 联系，共同合作拓展项目。
过完秋高气爽季节，在北方又开始出现空气质量变差的情况。对于空气质量该如何进行预测并指导防护呢。西班牙萨拉戈萨大学(University of Zaragoza)的同学在OpenHW2020欧洲区的比赛中，在PYNQ-...
作者：Spaceships公司的CEO和创始人Rajan Bedi博士
为了发掘宇航市场的潜力，卫星运营商正通过提供增值服务，如超高分辨率成像、流媒体视频直播和星上人工智能，提升星上处理的能力以减少下行链路的需求。从2019年到2024年，高吞吐量载荷的市场需求预计增长12倍，带宽增加至26500 Gbps。
上述的所有应用都和存储器的容量和速度密切相关。...
增强型 CPRI (eCPRI) 技术在赋能下一代 5G 无线应用中的作用正变得越来越重要。赛灵思 Radio over Ethernet Framer (RoE Framer) 核是一整套 eCPRI 和下一代前传接口 (Next Generation Fronthaul Interface, NGFI) 系统解决方案中不可或缺的一部分。
赛灵思专为此提供了仿真工程和硬件演示。...
本指南提供有关使用、定制和仿真 DDR3 或 DDR4 SDRAM、LPDDR3 SDRAM、QDR II+ SRAM、QDR-IV SRAM 或 RLDRAM 3 接口内核的信息。它还描述了内核架构，并提供了定制和与内核接口的细节。
作者：Hank FU（付汉杰） ，hankf@xilinx.com，来源： 赛灵思中文社区论坛
测试环境
Xilinx ZCU106 单板
Xilinx VCU TRD2020.1
介绍
嵌入式Linux系统中，Linux直接管理所有CPU。默认情况下，系统的目标是提高吞吐率，而不是实时性。为了保证实时性，可以根据应用场景，对CPU实行更加精确的控制。常见的办法有...
作者：Hank FU 付汉杰 hankf@xilinx.com，来源： 赛灵思中文社区论坛
测试环境
Xilinx ZCU106 单板
Xilinx VCU TRD2020.1
Linux 内核配置
根据文档Docker on Zynq Ultrascale+ (Xilinx Yocto Flow)，在PetaLinux工程的文件project-spec/meta-...
描述
如果在 85 摄氏度以上的工作温度下运行，DRAM 需要更频繁地更新。
对于 PS DDR4/DDR3，更新周期必须减半。如果不进行调整，可能会出现数据丢失／损坏的情况。
解决方案
要解决此问题，可修改 psu_init.c：
1. 将更新间隔更改为当前设置的 1/2。找到行 PSU_Mask_Write(DDRC_RFSHTMG_OFFSET,...
作者：付汉杰，来源： 赛灵思中文社区论坛
在一个工程里，有两个Xilinx AXI DMA。其中一个AXI DMA设备是用于调试的。任何时候，其实只使用一个设备AXI DMA设备。
软件使用了bperez77_xilinx_axidma的内核和用户态驱动。bperez77_xilinx_axidma要求接收通道，和发送通道的xlnx,device-id不一样。...
描述
在读取 IBERT 的自适应环路代码时，出现了与 DMONITOROUT 的期望值不同的值。
解决方案
对于 UltraScale+ GTH 收发器而言，签名了一些 RX 均衡自适应环路。
用户指南的数字监控器 (DMON) 部分向用户展示了如何读取自适应环路的当前状态。
对于无签名自适应环路，从 DMONITOROUT 端口读取的值是量级值。...
描述
OneSpin 工具可验证综合和实现过程（即 RTL 和综合网表）中任意两个步骤之间的功能等效性
本答复记录涵盖有关 OneSpin 支持版本的详细信息，以及设置 OneSpin 以测试 Vivado 综合生成的网表的基本流程。
解决方案
OneSpin 支持 Vivado 生成的网表文件 (.v/.vhd)，该文件可作为等效校验的输入。
注：在调用以下命令前，...
要查找有效 Xilinx 部件号的出口控制分类号 (ECCN)，请使用以下工具：
https://xapps9.xilinx.com/ebsextn/gtc
有关有效 Xilinx 部件编号，请参阅以下产品数据表：
https://china.xilinx.com/support.html#documentation
如欲了解有关原产国的详细信息，请发送电子邮件至...
描述
Zynq UltraScale+ MPSoC TRM 包含一个详细介绍 PS 及 PL SYSMON 时钟的部分。
它说明 SYSMON 的数字参考时钟是 LPD_LSBUS_CLK：
“SYSMON 时钟由接口时钟驱动。接口时钟被划分为使用 CONFIG_REG2 [clock_divide] 位字段生成 ADC 时钟。
PL SYSMON 时钟基于...
本文转载自： Xilinx技术社区微信公众号
这是《创建 Vitis 加速平台》系列的第 4 篇博文。
在本系列博客的前几篇博文中，我们讲解了如何创建硬件和软件工程。下一步，我们将讲解如何在Vitis™中封装此工程。
随后，我们将在 Vitis 中通过创建简单应用并对其进行加速，以便对该工程进行测试。
创建应用：
启动 Vitis 并创建应用工程。
选择“...
作者：付汉杰，hankf@xilinx.com，文章转载自：赛灵思中文社区论坛
刚启动MPSoC的VCU解码器时，解码器先分析码流，得到分辨率信息后再调用回调函数分配buffer。这会耗费时间，增加延迟。如果希望减少延迟，可以使用prealloc-args参数，提前指定视频分辨率信息，提前分配buffer。
prealloc-args参数的格式是“--prealloc-...
描述
使用 2018.2 Ultra96 PetaLinux BSP 构建图像时，如果我在 Matchbox 桌面点击关断图标，电路板不关断。
服务器窗口会关闭，屏幕变为空白，但电路板还在运行。
解决方案
在 Ultra96 电路板的 2018.2 PetaLinux BSP 中，这是一个已知问题。
解决该问题，请按以下步骤操作。
1.在 meta-user...
本文列出了能够与 Vivado 设计套件联用的支持性第三方仿真器。
这些也在随该软件一起发布的“Vivado 设计套件用户指南：版本说明、安装与许可” (UG973) 中列出。
Vivado Design Suite 2019.2
Mentor Graphics ModelSim SE/DE/PE (2019.2)
Mentor Graphics Questa 高级仿真器...
与普通 NIC 相比，SmartNIC 整合了更多的计算资源。但是这些架构就像雪花一样各不相同，因此我们将深入研究规模最大、最受欢迎的供应商所提供的几种方法。
正文：
普通网络接口卡 (NIC) 是围绕单独的专用集成电路 (ASIC) 构建的，该集成电路被设计成以太网控制器。这方面的典型示例包括迈络思的 ConnectX 系列、博通的 NetXtreme 以及赛灵思的...
在查看XILINX的时序文档中，对于InputDelay = Tcko, Tcko为时钟有效延到来时，D触发器从D端到Q端的时间，也可以叫CLOCK TO OUTPUT DELAY，寄存器输出延时。这个参数在一般的ADC手册里面，都找不到该参数，只有建立时间和保持时间。如何找这个Tcko的值?
对于Tcko，注意一下下图里面对这个Tcko的定义。
上图里有两段valid...
作者： Hello，panda，来源： ZYNQ分享客微信公众号
最近有不少同学在使用ZCU104开发板时遇到板上电压VADJ__FMC无输出的情况，熊猫君在这里越俎代庖冒充FAE做一下回答：
（1） 手册UG1267确实有标明VADJ__FMC默认输出1.8V；
（2） 该电压由U180产生（英飞凌多路输出电源管理芯片IRPS5401的通道D），...
MATLAB® 和 Simulink® 使用基于浮点的建模来确保算法仿真的高精度计算。转换为定点会降低数学精度，并且转换期间，在数据类型字长和数学精度之间取得适当的平衡会比较困难。对于需要高动态范围或高精度的计算（例如具有反馈回路的设计），定点转换可能会花费数周或数月的工程时间，并且会导致定点字长较大。
从 R2016b 版本开始，您就可以使用 HDL Coder™ 本机浮点库直接从...
作者：Greg Martin，赛灵思公司战略市场营销总监
AI 已经开始改变我们生活的方方面面，推动了显著的社会进步。从自动驾驶汽车到 AI 辅助医疗诊断，我们正处于一个真正的变革时代的开端。
但是，有机遇就会有挑战。AI 推断作为采用经训练的机器学习算法开展预测的过程，无论是部署在云端、边缘还是终端，都要求在严格的功耗预算下提供优异的处理性能。普遍的看法认为，仅凭 CPU...
作者：Stephen MacMahon，来源： 赛灵思中文社区论坛
注意：本论坛博客所有内容皆来源于Xilinx工程师，如需转载，请写明出处作者及赛灵思论坛链接并发邮件至cncrc@xilinx.com，未经Xilinx及著作权人许可，禁止用作商业用途
这是《创建 Vitis 加速平台》系列的第 3 篇博文。在前文中，我们讲解了如何创建硬件和软件工程。在本文中，我们将讲解如何在...
描述
我已从预先构建的固定 XSA 创建了一个 VCK190 平台，其位于 \Vitis\2019.2\data\embeddedsw\lib\fixed_hwplatforms：
但 PDI 编程失败，出现以下错误：
xsdb% device program "test/_ide/bootimage/resources/vck190.pdi"
aborting, 1...
描述
当使用 Dynamic Function eXchange（部分重新配置）流程时，该工具报告显示成功生成了比特流，没有 DRC 错误，但生成的部分比特流不正确。
部分比特流下载后，时钟停止运行。
解决方案
下面所显示的网表结构会在 Vivado 2019.1 中导致该问题。请注意，一个分区 (SH) 中的一个 BUFGCE 正在驱动另一个分区 (CL) 中的一个...
无论是设计测试和测量设备还是汽车激光雷达模拟前端（AFE），使用现代高速数据转换器的硬件设计人员都面临高频输入、输出、时钟速率和数字接口的严峻挑战。问题可能包括与您的现场可编程门阵列（FPGA）相连、确信您的首个设计通道将起作用或确定在构建系统之前如何对系统进行最佳建模。
本文中将仔细研究这些挑战。
快速的系统开发
开始新的硬件设计之前，...
描述
本设计咨询涵盖了如下实现问题：时钟在驱动 UltraScale 或 UltraScale+ 架构的物理层块 (PHY) 时可能执行错误的反相操作。
使用 Vivado 2020.1 或 Vivado 2020.1.1 时，PHY BITSLICE site 中包含的可选反相器 IPHY_OCLK_OPTINV 基于 INVERT 属性可能执行错误的反相操作。
症状...
描述
本设计咨询涵盖了如下实现问题：时钟在驱动 UltraScale 或 UltraScale+ 架构的物理层块 (PHY) 时可能执行错误的反相操作。
使用 Vivado 2020.1 或 Vivado 2020.1.1 时，PHY BITSLICE site 中包含的可选反相器 IPHY_OCLK_OPTINV 基于 INVERT 属性可能执行错误的反相操作。
症状...
作者：付汉杰，hankf@xilinx.com，文章转载自：赛灵思中文社区论坛
ZDMA应用例子xzdma_simple_example.c 缺省只运行一次。
在XZDma_SimpleExample()里的XZDma_SelfTest( )之后，把运行部分放进一个循环体，可以多次运行。测试工具是Xilinx SDK 2018.2.
但它没有清除 Total byte...
作者：Softnautics 市场营销总监 Prasant Agarwal
解决方案总监 Ranganathan SK
文本是人类最具智慧、最有影响力的创造之一。文本中所蕴含的丰富、精确的高级语义可以帮助我们理解周遭世界，并用于构建可部署在真实环境中的自主运行解决方案。因此，自然环境下的自动文本读取，也称为场景文本检测/识别或 Photo OCR（Optical Character...
描述
XAPP1305 提供一个带 PCS/PMA 内核的 SGMII 示例，称之为“PS EMIO SGMII”。
它不使用 FPGA 外部的 PHY 设备。
对于我的使用案例，我想使用具有 SGMII 接口的外部 PHY 来连接。
Linux 只能通过在设备树中设置 phy-handle 的 MDIO 管理一个 PHY。
这个系统中有两个 PHY。怎么管理这两个...
作者： 品客，来源： PYNQ开源社区微信公众号
感兴趣者可与 pynq_china@xilinx.com 联系，共同合作拓展项目。
近日Xilinx，AWS还有Spline.AI 联合开发了开发X射线分类深度学习模型和参考设计。团队依靠30,000张肺炎图像和500张COVID-19图像来训练深度学习模型，从而实现了高精度和高预测速度。该训练数据将提供给包括美国国家卫生院，...
作者：Hong Han，来源： 赛灵思中文社区论坛
注意：本论坛博客所有内容皆来源于Xilinx工程师，如需转载，请写明出处作者及赛灵思论坛链接并发邮件至cncrc@xilinx.com，未经Xilinx及著作权人许可，禁止用作商业用途
有时我们需要在设计网表的基础上微调一下逻辑，这样可以无需修改代码，也无需重新做综合，在设计调试中可以节省时间同时维持其他逻辑无任何改动....
作者：付汉杰，hankf@xilinx.com，文章转载自：赛灵思中文社区论坛
1. 介绍
有工程师反馈,使用A53交叉编译器直接编译最简单的C文件,编译器也报告。"stdio.h: No such file or directory"
aarch64-xilinx-linux-gcc -c hello.c -DPLATFORM_ZCU106 -std=c11 -o hello.o...
在Ubuntu上安装Vitis2020.1或Vivado 2020.1时，常常会遇到安装不成功，报告以下错误：
./xsetup
Exception in thread "SPLASH_LOAD_MESSAGE" java.lang.IllegalStateException: no splash screen available
at java.desktop/java.awt....
对新设计方法的需求
当今日益复杂的电子产品中所使用的先进设计正在不断对器件密度、性能和功耗的极限发起挑战，同时也对设计团队提出了挑战，要求他们在限定的预算内按时完成设计目标。
应对这些设计挑战的高效方法之一是将更多时间投入到更高的抽象层，这样即可最大程度缩短验证时间和提升工作效率。对新设计方法的需求在下图中得到了充分体现，其中每个区域的面积分别代表设计流程中每个阶段的开发工作量的比例...
作者：付汉杰，hankf@xilinx.com，文章转载自：赛灵思中文社区论坛
1. 介绍
有工程师反馈R5引导A53和R5的应用程序后，A53和R5的应用程序没有正确执行。因此做了一个MPSoC R5引导4个A53和两个R5的应用程序的例子。
2. FSBL
MPSoC的FSBL能引导多个CPU的应用程序。工程师可以不理解上述寄存器的细节。如果boot....
作者：Stephen MacMahon，来源： 赛灵思中文社区论坛
注意：本文内容皆来源于Xilinx工程师，如需转载，请写明出处作者及赛灵思论坛链接并发邮件至cncrc@xilinx.com，未经Xilinx及著作权人许可，禁止用作商业用途。
这是《创建 Vitis 加速平台》系列的第 2 篇博文。在前文中，我们讲解了如何创建硬件以及如何通过 XSA 将元数据 (metadata...
本手册详细介绍 Vivado工具的功能特色，包括 FPGA 设计的逻辑和时序分析以及工具生成的报告和消息。探讨达成时序收敛的方法，包括审查时钟树和时序约束、设计布局规划以及实现运行时间与设计结果的平衡。
作者：Scott Schweitzer，来源：Xilinx赛灵思官微
普通 NIC 定位于高效迁移服务器的网络数据包，通常包括不同程度的为优化性能而设计的传统卸载。SmartNIC 整合了多方面的附加计算资源，但是这些架构就像雪花一样各不相同，因此，我们将深入研究规模最大、最受欢迎的供应商所提供的几种方法。
普通网络接口卡（NIC）是围绕单独的专用集成电路（ASIC）构建的，...
本文转载自： PYNQ开源社区微信公众号
感兴趣者可与 pynq_china@xilinx.com 联系，共同合作拓展项目。
Fractal（分形图形），是由IBM研究室的数学家曼德布洛特（Benoit.Mandelbrot，1924-2010）提出的，其维度并非整数的几何图形，而是在越来越细微的尺度上不断自我重复，是一项研究不规则性的科学。下面是一个最简单的例子，...
针对 5G 蜂窝和机器学习 DNN/CNN 等计算密集型应用，赛灵思的新型矢量处理器 AI 引擎由 VLIW SIMD 高性能处理器阵列构成，与传统的可编程逻辑解决方案相比，功耗减半，芯片计算密度提升高达 8 倍。
迎来 AI 引擎
多项技术的发展正在促使对更高非线性计算密度的需求。随着 5G 技术的发展，大规模 MIMO、多天线、多频带等新技术所导致的复杂性比 4G 高百倍。...
本文转载自：矩阵元微信公众号
隐私计算与密码学
数据已经成为数字经济时代最重要的生产要素，成为企业和机构的核心资产，而数据价值的体现则是数据的隐私保护。传统的面向静态数据保护的安全手段已经无法满足数据在跨企业、跨机构之间流通的需求。
隐私计算作为新兴技术为数据的安全流动提供了新的可能性，即使在数据融合、计算的过程中，也可以保证数据的隐私。...
作者：付汉杰，hankf@xilinx.com，文章转载自：赛灵思中文社区论坛
1. 介绍
Xilinx VCU TRD 集成了图像和视频编解码功能，生成的根文件系统比较大，2020.1的rootfs.cpio.gz大约有114MB。工程师可以根据自己需要裁剪，减少根文件系统大小。
在Ubuntu下，解压rootfs.cpio.gz，得到rootfs.cpio，再解压，得到就是文件了...
本文转载自：Xilinx技术社区微信公众号
赛灵思为 FPGA 和 MPSoC 器件中所有受支持的 I/O 标准提供了 I/O 缓存信息规范 (I/O Buffer Information Specification, IBIS) 模型。
本篇博文旨在提供有关如何为可编程逻辑 (PL) 和处理器系统 (PS) 多用途 I/O (MIO) 进行 IBIS 模型名称解码的指导信息。...
本文转载自：PYNQ开源社区微信公众号
设计说明
本设计使用Ultra96开发板，使用InceptionV3网络，以及Vitis-AI的量化编译工具链，制作了一个五花分类装置。
本设计目的：利用Xilinx的DPU（Deep learning Processing Unit）IP，Vitis-AI工具链，快速的在FPGA上部署深度学习网络。
学习到的知识点：Keras...
1. Author
Hank Fu (付汉杰) Staff FAE embedded, Xilinx, Inc. hankf@xilinx.com
2. 问题
有工程师反映，在编译PetaLinux工程时，出现大量Taskhash mismatch错误。工程还没有编译完成，检查build.log，已经出现超过200个的Taskhash mismatch错误。...
本文转载自： Xilinx技术社区微信公众号
赛灵思致力于为所有开发人员开启一种新的设计体验！
Vitis统一软件平台可以在包括FPGA、SoC和Versal ACAP在内的异构Xilinx平台上开发嵌入式软件和加速应用程序。它为加速边缘计算、云计算和混合计算应用程序提供了统一的编程模型。
利用与高级框架的集成，使用加速库用C、C++或Python开发，或使用基于RTL-...