身处智能时代，科技发展日新月异，伴随数据中心、有线网络、5G 无线和汽车等愈加丰富的场景，相应的技术与功能也正经历飞速迭代，因此，单一计算架构已难以应对海量数据处理需求，赛灵思 Versal ACAP多核异构计算平台致力于帮助所有开发者保持即时的灵活应变能力。
探索异构平台的设计方法和概念
赛灵思 Versal ACAP 硬件、IP 和平台开发方法论是旨在帮助精简 Versal...
技术
在EDA问世之前，设计人员必须通过手工完成电路设计和布线等基础工作。
随着芯片集成度提高和性能的多元化，令芯片设计要求也变得越来越复杂，一个指甲盖大小的芯片上要集成数百亿颗晶体管，这样细微且宏大的工程，早已不是单纯人力范围所能覆盖，EDA的重要性不言而喻。
根据应用场景的不同，EDA工具的使用主要分为设计、验证和制造三大类。
大规模集成电路设计复杂性的提升，...
本文转载自：网络交换FPGA微信公众号
摘要：对于瞬息万变的证券交易市场，即时的行情信息是行情系统的基础。快速获取行情信息可以给市场参与者提供更宽裕的交易决策时间窗口，交易者获取的行情信息延时越低，往往意味着越多的交易机会和越大的决策空间。传统的基于软件的行情信息系统，信息的解析一般经过网络层数据获取、协议层数据解析、应用层数据处理等过程，在操作系统和协议层面，...
本文转载自：XILINX开发者社区微信公众号
本文来自 XILINX 产品应用工程师 Nathan Xu.
有很多客户在比较 FFT C-Model 仿真和 FFTIP 前仿遇到问题。今天赛灵思技术专家对此提出三种原因和解决办法。
总结下来, 原因大概有三种:
C-Model 的输入数据和 IP 仿真的输入不完全一致
C-Model 的参数设置和 IP...
示波器的需求急速成长，同时新的研究和测试应用也需要更多、更快、更复杂的讯号。 这会需要更具智能功能的测试设备，才能准确侦测特定的讯号状况并避免空滞时间、在采集期间处理资料以缩短测试时间，或者是快速产生反馈讯号以控制待测装置 (DUT)。 过去十年来，强大 PC 软件和模...
本文转载自： 网络交换FPGA微信公众号
P4改变了网络格局，因为它允许表达自定义数据包处理。近年来，有几篇著作将P4程序映射到FPGA。但是，这些工作大部分都集中在实现数据包解析器或match action阶段。迄今为止，尚未有报道提出关于FPGA的通用数据包逆解析的原理。推荐一篇2021年FPGA顶会会议论文，介绍基于FPGA开源200Gbps数据包逆解析器的设计与实现。开源链接：...
描述
在 BSP 设置窗口中，我无法编辑／修改／更改 GUI 中列出的任何值。
解决方案
由于 Ubuntu 16.04.5+ 机器中 GTK 版本存在的问题，为了正确查看和编辑 GUI 中的值，GTK 版本必须升级到 3.22。
升级 GTK 的步骤：
sudo add-apt-repository ppa:gnome3-team/gnome3-staging...
作者：Quenton Hall, 赛灵思公司工业、视觉、医疗及科学市场的 AI 系统架构师
来源：https://forums.xilinx.com/t5/AI-and-Machine-Learning-Blog/AI-s-Energy-Problem-and-what-we-have-done-about-it-Part-3/ba-p/1180899
在本系列的前几篇文章中...
本文转载自：XILINX开发者社区微信公众号
本文来自 XILINX 产品应用工程师 张超
在软件开发过程中我们经常遇到用 patch 来传递和更新代码的场景。今天赛灵思技术专家以一个端到端的例子来演示在 Petalinux 使用过程中，如何给 u-boot 的源码生成patch 并在 Petalinux 中进行编译。
操作系统：Ubuntu 18.04
工具：...
作者：付汉杰，hankf@xilinx.com，文章转载自：赛灵思中文社区论坛
创建内核模块
Petalinux可以帮助工程师简化内核模块的创建工作。在petalinux工程目录下，使用命令“petalinux-create -t modules --name --enable”，能创建Linux内核模块，包括c源代码文件、Makefile、Yocto的bb文件。相关文件放在目录“...
作者：Quenton Hall，赛灵思公司工业、视觉、医疗及科学市场 AI 系统架构师
来源： https://forums.xilinx.com/t5/AI-and-Machine-Learning-Blog/AI-s-Energy-Problem-and-what-we-have-done-about-it-Part-2/ba-p/1037428
在 "...
作者：ALINX
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适用于板卡型号：
AXU2CGA/AXU2CGB/AXU3EG/AXU4EV-E/AXU4EV-P/AXU5EV-E/AXU5EV-P /AXU9EG/AXU15EG
实验Vivado工程目录为“bram_test /vivado”。...
作者：Quenton Hall, 赛灵思公司工业、视觉、医疗及科学市场的 AI 系统架构师
来源：https://forums.xilinx.com/t5/AI-and-Machine-Learning-Blog/AI-s-Energy-Problem-and-what-we-have-done-about-it-Part-1/ba-p/1034504
2014 年，斯坦福大学教授...
本文转载自： XILINX开发者社区微信公众号
本文来自 XILINX 产品应用工程师 Yang Chen
自从 Vitis 发布后，Xilinx 在 Github 上持续开源了很多资源，方便开发者进行自己的设计，减少产品上市时间。所以本期文章我们来看下如何获取和使用 Github 上的开放资源。
1. 在 Vitis IDE 上的使用方法：
以...
作者：安平博，Xilinx高级工程师；来源：AI加速微信公众号
relay算子
上一章梳理了一遍TVM前端流程，前端完成了tensorflow算子到TVM算子的转换。这一章CNN网络中最普遍的卷积运算为例，看一下relay算子的表示。在python/tvm/relay/frontend/tensorflow.py文件中convert_map有：
_convert_map...
作者：ALINX
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AXU2CGA/AXU2CGB/AXU3EG/AXU4EV-E/AXU4EV-P/AXU5EV-E/AXU5EV-P /AXU9EG/AXU15EG
实验Vivado工程目录为“pl_read_write_ps_ddr/...
作者：ALINX
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AXU2CGA/AXU2CGB/AXU3EG/AXU4EV-E/AXU4EV-P/AXU5EV-E/AXU5EV-P /AXU9EG/AXU15EG
实验Vivado工程目录为“ps_axi_gpio /vivado”。...
适用于板卡型号：
AXU2CGA/AXU2CGB/AXU3EG/AXU4EV-E/AXU4EV-P/AXU5EV-E/AXU5EV-P /AXU9EG/AXU15EG
实验Vivado工程目录为“custom_pwm_ip /vivado”。
实验vitis工程目录为“custom_pwm_ip /vitis”。
Xilinx官方为大家提供了很多IP核，在Vivado的IP...
作者：ALINX
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AXU2CGA/AXU2CGB/AXU3EG/AXU4EV-E/AXU4EV-P/AXU5EV-E/AXU5EV-P /AXU9EG/AXU15EG
实验Vivado工程目录为“ps_axi_gpio /vivado”。...
本文转载自：act视觉系统设计微信公众号
深度学习是解决所有计算机视觉问题的最佳方案吗？
首先，视觉世界是无限变化的，系统设计者有无数种方法使用视觉数据。其中有一些应用案例，如目标识别和定位，都可以通过深度学习技术得到很好的解决。因此，如果你的应用需要一种算法来识别家具，那么你很幸运：你可以选择一种深度神经网络算法，并使用自己的数据集对其进行重新编译。...
作者：ALINX
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适用于板卡型号：
AXU2CGA/AXU2CGB/AXU3EG/AXU4EV-E/AXU4EV-P/AXU5EV-E/AXU5EV-P /AXU9EG/AXU15EG
实验Vivado工程目录为“ps_emio/vivado”。...
作者：付汉杰，hankf@xilinx.com，文章转载自：赛灵思中文社区论坛
FreeRTOS在 void vTaskStartScheduler( void )里调用 configSETUP_TICK_INTERRUPT()， 也就是void FreeRTOS_SetupTickInterrupt( void )。void FreeRTOS_SetupTickInterrupt(...
作者：ALINX
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AXU2CGA/AXU2CGB/AXU3EG/AXU4EV-E/AXU4EV-P/AXU5EV-E/AXU5EV-P /AXU9EG/AXU15EG
vivado工程目录为“ps_hello/vivado”...
作者： 碎碎思，文章来源： OpenFPGA微信公众号
之前群里有一些关于在Vivado中IP综合时出现各种问题，大部分通过reset_project这个TCL命令解决，今天就简单分析一下reset_project这个命令的作用。
reset_project和reset_project -exclude ip作用
reset_project 用于重置当前项目重置为开始状态，...
本文转载自：XILINX开发者社区微信公众号
本文来自 XILINX 嵌入式产品应用工程师 Terry Ni
通常 Kernel 一加载起来，大家能在/dev目录下可以看到一大堆的设备。这些设备都是 Kernel 加载初始化过程中，由内核和驱动创建出来的。那么哪个设备才是我真正要用的设备。下面就几个常用的外设来和大家一起梳理一下。
反编译设备树...
作者：ALINX
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适用于板卡型号：
AXU2CGA/AXU2CGB/AXU3EG/AXU4EV-E/AXU4EV-P/AXU5EV-E/AXU5EV-P /AXU9EG/AXU15EG
vivado工程目录为“ps_hello/vivado”...
作者：ALINX
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适用于板卡型号：
AXU2CGA/AXU2CGB/AXU3EG/AXU4EV-E/AXU4EV-P/AXU5EV-E/AXU5EV-P /AXU9EG/AXU15EG
vivado工程目录为“ps_hello/vivado”...
作者： 庐客留，卢客刘的Xilinx空间微信公众号
01. 什么是Binding信息？
打开Petalinux的DeviceTree文件 (比如dtsi文件)，经常看到这样的描述，初学者往往困惑，里面这些信息到底说的是什么呢？比如这个 "interrupt-cells = ", 里面这个2 或者设定为 1,4,8 到底是什么意思呢？
02....
本文转载自： XILINX开发者社区微信公众号
本文来自XILINX嵌入式产品应用工程师 Terry Ni
设备树是 Petalinux kernel 的关键组件，接下来以 2020.1 版本为例，为大家介绍一下在Xilinx Petalinux 工程中的设备树是如何产生，配置以及修改的。
Petalinux 工程中设备树的位置
当我们创建了一个 petalinux...
作者：ALINX
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vivado工程目录为“ps_hello/vivado”
vitis工程目录为“ps_sd/vitis”
本章介绍使用FatFs文件系统模块读取SD卡的BMP图片，并通过DP显示。
1. FatFs简介...
作者：熊猫君Hello Panda，文章来源： ZYNQ分享客微信公众号
这次分享一个在Xilinx FPGA实现MIPI DPHY接口的案例（包括CIS协议层）。截止目前为止，Xilinx仅在Ultrascale+及其以上版本的FPGA IO可直接支持MIPI 电平输入，其他的，都需要转换成LVDS来接收。在软件支持上，Xilinx在高版本的Vivado（Vitis）上开放了MIPI...
作者：ALINX
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AXU2CGA/AXU2CGB/AXU3EG/AXU4EV-E/AXU4EV-P/AXU5EV-E/AXU5EV-P /AXU9EG/AXU15EG
vivado工程目录为“ps_hello/vivado”...
作者：ALINX
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AXU2CGA/AXU2CGB/AXU3EG/AXU4EV-E/AXU4EV-P/AXU5EV-E/AXU5EV-P /AXU9EG/AXU15EG
vivado工程目录为“ps_hello/vivado”...
本文转载自：XILINX开发者社区微信公众号
“IIC 协议与编程序列” 一文，我们为内部集成电路 (IIC) 协议的初学者们提供了有关该协议基础知识和编程序列的详细解释。
在本篇博文中，我们将探讨有关 AXI IIC 和 PS IIC 的自调试技巧。
PS IIC 编程序列调试：
控制器设置为 “主发射器 (Mastertransmitter)”。
1. 在...
作者：安平博，Xilinx高级工程师；来源：AI加速微信公众号
用了几章的篇幅写了一些粗读TVM代码的收获，虽然读了一点皮毛，但是还是掌握了TVM的基本架构和代码组成，算是给以后的精读打下了一点基础吧。从这章开始再从头捋一遍TVM代码，顺序是frontend-build-optimize-lower-target。
TVM前端可以适配大多数流行的深度学习框架，比如tensorflow...
作者：ALINX
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AXU2CGA/AXU2CGB/AXU3EG/AXU4EV-E/AXU4EV-P/AXU5EV-E/AXU5EV-P /AXU9EG/AXU15EG
vivado工程目录为“ps_hello/vivado”...
作者：ALINX
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AXU2CGA/AXU2CGB/AXU3EG/AXU4EV-E/AXU4EV-P/AXU5EV-E/AXU5EV-P /AXU9EG/AXU15EG
vivado工程目录为“ps_hello/vivado”...
作者：ALINX
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AXU2CGA/AXU2CGB/AXU3EG/AXU4EV-E/AXU4EV-P/AXU5EV-E/AXU5EV-P /AXU9EG/AXU15EG
此文基于第十八章内容进行软件开发
【ZYNQ Ultrascale+...
作者：ALINX
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AXU2CGA/AXU2CGB/AXU3EG/AXU4EV-E/AXU4EV-P/AXU5EV-E/AXU5EV-P /AXU9EG/AXU15EG
vivado工程目录为“ps_hello/vivado”...
作者：姜 浩，李和平 ，马翠梅，文章来源： 射频百花潭微信公众号
为满足合成孔径雷达实时成像、数据回放等高速可靠数据传输需求，解决传统数据传输系统由于接口要求高、体积与功耗大以及网络配置不灵活等原因不适合用于外场试验的问题，基于 ZYNQ 芯片设计一种光纤接口到以太网接口的数据传输系统。主要介绍数据传输流程的实现方法，并提出一种三级乒乓和指令并行的优化策略保证数据正确，提高传输速度；...
作者：ALINX
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AXU2CGA/AXU2CGB/AXU3EG/AXU4EV-E/AXU4EV-P/AXU5EV-E/AXU5EV-P /AXU9EG/AXU15EG
1. 软件环境
软件开发环境基于Vivado 2020.1
2....
作者：ALINX
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AXU2CGA/AXU2CGB/AXU3EG/AXU4EV-E/AXU4EV-P/AXU5EV-E/AXU5EV-P /AXU9EG/AXU15EG
实验Vivado工程为“lcd7_test”。
基于HDMI输出实验，...
本文转载自：XILINX开发者社区微信公众号
提取实现任务级 (task_level) 的硬件并行算法是设计高效的HLS IP内核的关键。
在本文中，我们将重点放在如何能够在不需要特殊的库或类的情况下修改代码风格以实现C代码实现并行性。Xilinx HLS 编译器的显着特征是能够将任务级别的并行性和流水线与可寻址的存储器 PIPO或 FIFO相结合。...
作者：ALINX
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AXU2CGA/AXU2CGB/AXU3EG/AXU4EV-E/AXU4EV-P/AXU5EV-E/AXU5EV-P /AXU9EG/AXU15EG
实验Vivado工程为“hdmi_char”。...
作者：ALINX
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AXU2CGA/AXU2CGB/AXU3EG/AXU4EV-E/AXU4EV-P/AXU5EV-E/AXU5EV-P /AXU9EG/AXU15EG
实验VIvado工程为“hdmi_out_test”。...
作者：ALINX
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AXU2CGA/AXU2CGB/AXU3EG/AXU4EV-E/AXU4EV-P/AXU5EV-E/AXU5EV-P /AXU9EG/AXU15EG
实验Vivado工程为“rs485_test”。...
本文转载自：网络交换FPGA微信公众号
推荐一篇论文，论文题目翻译过来为：自适应交换机：用于网络中心计算的异构交换机体系结构。该论文可以认为是一篇介绍DPU架构的文章。文章由新加坡Xilinx/西交大的 胡成臣老师共同撰写，发表在2020年12月IEEE Communication Magazine上，其主旨思想，是利用FPGA作为协处理器，补充现有可编程交换ASIC的不足，给出了三个场景...
本文转载自： XILINX开发者社区微信公众号
HLS 优化设计的最关键指令有两个：一个是流水线 (pipeline) 指令，一个是数据流(dataflow) 指令。正确地使用好这两个指令能够增强算法地并行性，提升吞吐量，降低延迟但是需要遵循一定的代码风格。展开 (unroll) 指令是只针对 for 循环的展开指令，和流水线指令关系密切，所以我们放在一起首先我们来看一下这三个指令在...
作者：ALINX
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AXU2CGA/AXU2CGB/AXU3EG/AXU4EV-E/AXU4EV-P/AXU5EV-E/AXU5EV-P /AXU9EG/AXU15EG
实验Vivado工程为“pwm_l
实验Vivado工程为“...
作者：ALINX
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AXU2CGA/AXU2CGB/AXU3EG/AXU4EV-E/AXU4EV-P/AXU5EV-E/AXU5EV-P /AXU9EG/AXU15EG
实验Vivado工程为“rs232_test”。...