在本视频中，Xilinx 高级总监兼数据中心系统架构师 Seong Kim 博士讨论了 Smart World 技术的需求以及 Xilinx 在解决关键实时应用方面的优势。
视频
在 v2020.2 中，针对 AXI 主接口引入了 Vitis HLS 自动接口扩展选项，了解如何与使用端口上的矢量数据类型来显式描述端口宽度进行比较。
电源估算工具随 VCK190/VMK180 评估套件提供，是一款允许用户最大限度提高功耗性能比的生产力工具。有了该工具，用户可测量、规划和监控整个开发过程中的电源预算，不会影响在 Versal ACAP 上运行的设计。电源工具是开发板评估与管理 (BEAM) 工具的一个特性，其可为 Versal 评估套件用户提供更高的创造性体验。
在本视频中，Xiinx 专家 Steven Pope 博士讨论了 Xilinx SmartNIC，以及全新软件可编程、硬件加速的 SmartNIC 如何改变数据中心。(Part 2 / 2)
在本视频中，Xilinx 专家 Steven Pope 博士讨论了数据中心面临的挑战以及为什么常见的 SmartNIC 无法跟上数据中心的发展。(Part 1 / 2)
该演示展示了测试芯片收发器的基本工作情况，用一款 GUI 显示线路速率、均衡值和误码率（显示的性能比适用规范的要求高出几个数量级）。有了基于 ADC 的高级接收器和在 DSP 中实现的 DFE/FFE，该测试芯片和 GTM 收发器可支持各种协议，从超低损耗 OIF-CEI-112G-XSR 到诸如 100GBase-CR4 等高损耗线缆互连，不一而足。
SmartLynq +模块与 Versal ACAP 完美组合，可实现最佳生产力。本视频演示了通过高速调试端口（HSDP） 进行 Linux 下载有多快，并演示了 SmartLynq+ 模块提供的其他功能。
在本视频中，Xilinx 专家 Gordon Brebner 博士讨论了SmartNIC 的发展，P4 可编程能力标准以及 P4 如何解决线速数据包处理的问题。
了解全新 Xilinx Alveo SN1000 SmartNIC。
随着5G时代的到来，用户能直观感受到在网络电子产品上的应用会得到更多享受，智能化的3D技术、游戏、高清画质的视频与电影、直播互动都可以升级体验的娱乐方式，而以上应用对低时延要求的使用场景需要适应日益加快的生活节奏和人与网络间更高交互要求的挑战。
如何更快更好地解决传统计算模式对图片处理时吞吐速率低、图片处理耗时长、服务器计算资源消耗大等问题呢？FPGA的特性及优势再一次被各类技术关注。...
赛灵思 Alveo 系列产品开发的视频 + AI 处理系统平台，使用分布式计算架构对视频处理进行设计及优化，在处理大规模视频流方面突破了 CPU 的瓶颈。对于直播流转码及音视频混合流任务，相对传统 X86 服务器，该系统在并发流量处理方面实现20-30倍的效率。更重要的是，系统可升级实现视频 AI 相关应用，无需改变硬件，正是它令人激动的地方。
诸多可用的“积木”面前，怎么去合理使用它？...
金融领域行情数据瞬息万变，具有交易时间相对集中、交易指令和数据密集的特点，盈利的机会转瞬即逝。因此“低时延”成为所有金融交易追求的核心目标之一。当前国内金融行业的交易系统大多基于传统通用CPU架构，满足不了超低时延的需求。而 FPGA技术与基于CPU的软件系统相比，能实现可预知的超低时延，该技术已在模型计算、高频交易等领域大放异彩。赛灵思Alveo 加速卡，...
详细了解基于 Zynq UltraScale+ MPSoC 视频编解码器单元 (VCU) ROI 的编码参考设计的系统与硬件架构。 在详细了解硬件架构之前，先大概了解一下系统架构。 最后将介绍用于启动参考设计的资源。
在观看该《系统与硬件架构》视频之前，建议先观看本系列的第一个视频《最大限度提高广播带宽：基于所关注的区域的编码》，以了解基于所关注的区域的编码如何解决广播带宽的问题。
通过本视频详细了解基于 Zynq UltraScale+ MPSoC 视频编解码器单元 (VCU) ROI 的编码参考设计的软件架构。 首先，我们将讨论 Xilinx 视频和连接 IP 支持堆栈， 接着，视频将描述 VCU ROI 应用程序的软件堆栈，并详细讨论 Gstreamer 流输出管道、以及 ROI GStreamer 插件和 Gstreamer 流输入管道。...
了解如何使用 Zynq UltraScale + MPSoC 视频编解码器单元 (VCU) 中实现的基于感兴趣区域（ROI）的编码来最大化广播带宽。 我们将从广播带宽问题的简短讨论开始， 然后展示使用 Xilinx 视频编解码器单元，将基于区域的编码作为解决方案。 视频还将介绍 Zynq UltraScale+ MPSoC VCU ROI 参考设计， 在 Xilinx ZCU106 评估板上演示...
赛灵思隆重推出全新的SmartLynq+调试跟踪模块。SmartLynq+模块是一个高速调试和跟踪模块，主要面向Versal ACAP用户。在本视频中，我们将介绍SmartLynq+模块的主要功能和接口，它能够提供更强大的器件编程、软硬件调试、性能分析以及事件跟踪功能。
想了解 SmartLynq+ 模块的更多详情，敬请访问赛灵思官网 www.xilinx.com/Smartlynq-...
该设计示例演示了如何使用二进制神经网络 (BNN) 加速软件实现的神经网络及可编程逻辑。该演示显示，与纯 CPU 相比，基于 Zynq® UltraScale+™ MPSoC 的电路板可将图像分类速度提高 6000 (Ultra96) 到 8000 倍 (ZCU102)。用户可通过图形用户界面查看指标、图像和分类结果。可通过存储的图像数据库或 USB 摄像头完成实时分类。
Zynq UltraScale+ RFSoC 系列为 5G 无线及 RF 类模拟应用带来了颠覆性集成和架构突破性能，其可直接支持整个 5G 的 6GHz 以下频段。这个创新系列现已投入量产。该设计演示表明，使用多通道（8T8R 或 16T16R）Zynq UltraScale+ RFSoC 评估工具，不仅可配置 RF-DAC，而且还可在 3.5GHz RF 频率（即 5G 频段 N78）下生成...
本视频演示了嵌入式软件 2020.2 版本周期的新增功能。内容包括嵌入式软件堆栈和工具中的更新和变更。
本视频介绍了赛灵思如何使用FPGA编程更容易被软件开发者和AI科学家使用。
实际性能大比拼：自适应计算平台 vs. CPU/GPU
本视频将介绍Vitis AI 设计流程原理及Vitis AI1.3版的新功能。
本视频将通过示例应用介绍如何借助Vitis和Vitis AI加速实时AI推断。
本视频将介绍Vitis HLS产品以及支持从基于C语言开始对FPGA进行编程的底层技术。
Versal 的 AI 引擎开发简介
SiC（碳化硅）具有减轻重量和驱动 EV 马达的功能，因此在电动汽车 (EV) 马达的发展中对碳化硅的需求越来越大。安森美的通用控制器板 (UCB) 解决方案包含灵活应变的 Zynq®-7000 SoC，可确保决定性的快速控制环路能够充分利用 SiC 的高开关频率。在自适应 Zynq-7000 SoC 的专用可编程逻辑中，可实现对高速马达的精确控制，展现高性能和高效率。
本视频展示Vitis系统集成的实例演示。介绍使用Vitis统一软件平台创建并集成RTL模块以及HLS内核的简单步骤。
本视频将为你介绍如何创建Vitis 嵌入式平台
本视频介绍了一些关于XRT的要点
本视频重点介绍如何在命令行模式下将DPU 作为 HLS 内核与 Vitis 2020.2 和 Vitis AI 1.3 集成。
视频首先简要介绍 Vitis AI，然后逐步介绍 Vitis AI 1.3 工具的端到端使用。
配备业界首个自适应计算加速平台（ACAP）的 Xilinx Versal AI Core 系列 VCK190 评估套件和 Versal Prime 系列 VMK180 评估套件现已推出。
通过介绍构建硬件组件、自定义软件组件以及创建 Vitis 和 Vitis AI 就绪平台的要求和步骤，专注于如何在自定义嵌入式平台上启用 Vitis AI。
本视频重点介绍了 Vivado 设计套件 2020.2 版本中的新增功能，包括对操作系统以及器件的支持情况，还有高层次增强功能，以及各种功能改进以加速设计集成、实现和验证的过程。
需要使用 Vitis 可扩展平台才能启用 Vitis 加速功能。本视频将引导您完成创建 Vitis 嵌入式平台，并向您展示如何创建自定义平台。
https://github.com/Xilinx/Vitis-In-Depth-Tutorial/tree/master/Vitis_Platform_Creation
Xilinx 论坛讨论：https://forums.xilinx.com
利用 Vitis 释放新的设计体验，并利用 Xilinx 自适应平台的强大功能实现边缘到云的部署。
一直以来，FPGA 只能用硬件描述语言（RTL）编程 —— 真的是这样吗？未必！！
参加 Xilinx Adapt: SW & AI （1 月 7 日 - 8 日） ，了解赛灵思如何在包括 TensorFlow 和 PyTorch 在内的流行软件开发平台中支持 AI/ML 加速的。
InAccel 的 Accelerated Machine Learning Studio（AML）是一个完全集成的框架，可在不更改代码的情况下加速 C / C ++、Python、Java 和 Scala 应用。
观看 Zynq-7000 安全设计的演示，了解我们独特的功能安全方法。
Xilinx AML WLM 解决方案加快了筛选人员、组织和司法管辖区的在线筛选处理速度，从几分钟到毫秒。
地理图像分析管道处理比 CPU / GPU 解决方案快 500 倍。
每美元的可视搜索吞吐量比 Amazon EC2 G4 实例快 10 倍。
使用 Bigstream 将 Apache Spark 工作负载加速多达 10 倍
详细了解基于 Zynq UltraScale+ MPSoC 视频编解码器单元 (VCU) ROI 的编码参考设计的系统与硬件架构。 在详细了解硬件架构之前，先大概了解一下系统架构。 最后将介绍用于启动参考设计的资源。
在观看该《系统与硬件架构》视频之前，建议先观看本系列的第一个视频《最大限度提高广播带宽：基于所关注的区域的编码》，以了解基于所关注的区域的编码如何解决广播带宽的问题。
详细了解基于 Zynq UltraScale+ MPSoC 视频编解码器单元 (VCU) ROI 的编码参考设计的软件架构。 首先，我们将讨论 Xilinx 视频和连接 IP 支持堆栈， 接着，视频将描述 VCU ROI 应用程序的软件堆栈，并详细讨论 Gstreamer 流输出管道、以及 ROI GStreamer 插件和 Gstreamer 流输入管道。 最后将介绍用于启动参考设计的资源...
了解如何使用 Zynq UltraScale + MPSoC 视频编解码器单元 (VCU) 中实现的基于感兴趣区域（ROI）的编码来最大化广播带宽。 我们将从广播带宽问题的简短讨论开始， 然后展示使用 Xilinx 视频编解码器单元，将基于区域的编码作为解决方案。 视频还将介绍 Zynq UltraScale+ MPSoC VCU ROI 参考设计， 在 Xilinx ZCU106 评估板上演示...
本视频为大家详细介绍了 Vitis 加速库，讲解库的构成和分类，以及如何在 Vitis 开发环境及 Xilinx 硬件平台上分层应用最适合的 Vitis 加速库。我们还会以 Alveo U50 加速卡为例，选取 Vitis 加速库中的一个压缩算法 Zlib 为例，详细介绍算法的构成、性能，并实例展示如何在 U50 板卡上实现 Vitis Zlib 算法库。
在 SC20 超级计算虚拟会议上，Xilinx 将进行一项技术演示，展示将 Xilinx Alveo 加速器卡集成到 AMD ROCm 运行时堆栈中。该技术预演基于 AMD 在高性能计算技术方面的领先地位，特别是利用用户模式排队和共享虚拟内存，可为 Alveo 加速器提供直接、低延迟的工作分配。
在本演示中，我们将为您展示 Xilinx 自适应 RF IP 如何借助 Texas Instruments 射频收发器和 Skyworks SKY66318-21 28dBm PA 实现扩展以解决一些最具挑战性的 4G 和 5G 用例。
SmartCamera + 是一个演示平台，用于使用 Xilinx Zynq UltraScale + ZU4EV MPSoC 演示 AI 驱动的智能相机。与 ON Semiconductor 合作开发的 SmartCamera+ 是一个 PoC 系统，它集成了 AR1335 4K 图像传感器，并支持面部检测和多种输出标准。