Vivado硬件平台更新后Vitis工程如何快捷更新
匿名 在 周二, 01/12/2021 - 08:10 提交
Vivado硬件平台更新后Vitis工程如何快捷更新
Vivado 是赛灵思（Xilinx）公司推出的一款综合性的设计工具套件，用于 FPGA（现场可编程门阵列）和 SoC（系统级芯片）的设计、开发和验证。它提供了一系列功能强大的工具，帮助工程师在各种应用领域中实现高性能、低功耗的硬件设计。
Vivado
Vivado之ILA详解
judy 在 周二, 01/05/2021 - 11:04 提交
集成逻辑分析仪 （Integrated Logic Analyzer ：ILA） 功能允许用户在 FPGA 设备上执行系统内调试后实现的设计。当设计中需要监视信号时，应使用此功能。用户还可以使用此功能在硬件事件和以系统速度捕获数据时触发。
正则表达式在Vivado约束文件（xdc）中的应用（转）
匿名 在 周一, 01/04/2021 - 11:47 提交
我在xdc文件中匹配目标的时候，在可行的情况下更倾向于使用正则表达式。本文就介绍一下我常使用的正则表达式和一些在Vivado中应用的特殊之处，同时也有个别自己尚未解决的问题。
【ZYNQ Ultrascale+ MPSOC FPGA教程】第九章Vivado下按键实验
judy 在 周一, 01/04/2021 - 10:13 提交
按键是FPGA设计当中最常用也是最简单的外设，本章通过按键检测实验，检测开发板的按键功能是否正常，并了解硬件描述语言和FPGA的具体关系，学习Vivado RTL ANALYSIS的使用。
Vivado 开发教程(四) 行为仿真
guanxiao_505740 在 周二, 12/29/2020 - 08:56 提交
本文介绍如何在教程(三)基础上, 关联ELF输出文件并使用vivado对系统进行行为仿真。
【ZYNQ Ultrascale+ MPSOC FPGA教程】第六章 FPGA片内RAM读写测试实验
judy 在 周一, 12/28/2020 - 09:30 提交
RAM是FPGA中常用的基础模块，可广泛用于缓存数据的情况，同样它也是ROM，FIFO的基础。本实验将为大家介绍如何使用FPGA内部的RAM以及程序对该RAM的数据读写操作。
Vivado 开发教程(三) 在SDK中创建应用工程
guanxiao_505740 在 周五, 12/25/2020 - 14:03 提交
本文介绍如何导出硬件平台, 并启动SDK开发应用程序及板级支持包(BSP)。
Vivado 开发教程(二) 使用IP集成器
guanxiao_505740 在 周四, 12/24/2020 - 09:42 提交
本文介绍如何在 vivado 开发教程(一) 创建新工程 的基础上, 使用IP集成器, 创建块设计。
Vivado 开发教程(一) 创建新硬件工程
guanxiao_505740 在 周一, 12/21/2020 - 14:45 提交
本文主要介绍如何使用Vivado 开发套件创建硬件工程。
【Vivado那些事】Vivado下头文件使用注意事项
judy 在 周四, 12/17/2020 - 11:17 提交
并不局限于Vivado一种EDA。头文件主要使用“文件包括”处理，所谓"文件包含"处理是一个源文件可以将另外一个源文件的全部内容包含进来，即将另外的文件包含到本文件之中。Verilog语言提供了`include命令用来实现"文件包含"的操作。