FPGA DDR3 时序报错全排查，3 个坑 90% 的工程师都踩过
judy 在 周五, 06/05/2026 - 14:53 提交
做过 DDR3 的人基本都有一个共识：这东西不是“写出来”的，是“磨出来”的。下面这几个坑，我自己和身边不少人都反复踩过，说不上理论多深，但很“真实”。
DDR3
Xilinx Kintex-7系列XC7K410T-FFG900外设之DDR3硬件设计
judy 在 周三, 04/17/2024 - 09:44 提交
基于K7+C665x为核心的电路板中用到了DDR3存储芯片，现将FPGA外接DDR3时硬件设计中的一些心得做一个简单的分享
Xilinx 7系列FPGA DDR3控制器——mig使用总结（几个经典问题）
judy 在 周一, 04/15/2024 - 09:30 提交
在DDR读写的设计中，有一些比较经典的问题，是在设计中必须考虑到的，这些问题会影响项目的整体方案或者架构
Xilinx 7系列FPGA DDR3控制器——mig使用总结（几个经典问题）
judy 在 周三, 04/03/2024 - 09:32 提交
在DDR读写的设计中，有一些比较经典的问题，是在设计中必须考虑到的
Xilinx 7系列FPGA DDR3控制器——mig使用总结（读写仲裁和适配）
judy 在 周一, 03/25/2024 - 10:17 提交
在实际的DDR使用场景中，一般有如下2种场景，一个是把ddr当成一个大fifo
Xilinx DDR3学习总结——4、添加读写功能
judy 在 周二, 09/19/2023 - 10:33 提交
前面modelsim已经仿真成功了DDR3的初始化
Xilinx DDR3学习总结——3、MIG exmaple仿真
judy 在 周四, 09/14/2023 - 09:51 提交
在生成example的时候，vivado就自带仿真激励的
Xilinx DDR3学习总结——2、MIG exmaple直接上板
judy 在 周二, 09/12/2023 - 09:17 提交
查看MIG IP输出的init_calib_complete信号
为什么DDR3/4不需要设置input delay和output delay？
judy 在 周一, 09/11/2023 - 09:34 提交
内置校准: DDR3和DDR4控制器通常具有内置的校准机制
Xilinx DDR3学习总结——1、MIG核设置
judy 在 周五, 09/08/2023 - 10:48 提交
话说之前从来没有使用过DDR，工作中的项目都是流式处理的