快速上手Xilinx DDR3 IP核（3）——把MIG IP核封装成一个FIFO（上）（Native接口）
judy 在 周三, 03/02/2022 - 11:29 提交
本文将把Xilinx的MIG IP核DDR3的Native接口进行二次封装，将其封装成一个类似FIFO的接口，使其应用起来更加方便简单。
DDR3
快速上手Xilinx DDR3 IP核（2）——MIG IP核的官方例程与读写测试模块（Native接口）
judy 在 周五, 02/25/2022 - 09:20 提交
在我心中，Xilinx是一家完美的公司，技术生态支持实在是做的太好了。Xilinx也知道我们不会用DDR3，所以提供了一个example design给你学习，怎么样？惊不惊喜？意不意外？
快速上手Xilinx DDR3 IP核（1）——MIG IP核的介绍及配置（Native接口）
judy 在 周二, 02/22/2022 - 09:56 提交
DDR3 SDRAM 简称 DDR3，是当今较为常见的一种储存器，在计算机及嵌入式产品中得到广泛应用， 特别是应用在涉及到大量数据交互的场合
Xilinx FPGA平台DDR3设计保姆式教程（6）DDR高级篇
judy 在 周三, 12/22/2021 - 09:36 提交
为了更方便的对DDR读写，我们对DDR再次封装成可复用的读写模块。
Xilinx FPGA平台DDR3设计保姆式教程（5）——DDR3仿真篇
judy 在 周二, 12/21/2021 - 10:08 提交
了解ddr的仿真模型建立
Xilinx FPGA平台DDR3设计保姆式教程（4）——DDR3读写测试
judy 在 周四, 12/16/2021 - 09:31 提交
实验任务：将输入数据(data_in)存入ddr，然后读出，验证输入输出数据是否相等。
Xilinx FPGA平台DDR3设计保姆式教程（3）——MIG IP核使用教程及DDR读写时序
judy 在 周一, 12/13/2021 - 17:17 提交
干货来了，用DDR搬砖，只需要会用IP就好，Xilinx官方YYDS！
Xilinx FPGA平台DDR3设计保姆式教程（2）——DDR3各时钟频率及带宽分析
judy 在 周三, 12/08/2021 - 10:16 提交
对FPGA而言，时钟就是脉搏，必须理解透彻！
Xilinx FPGA平台DDR3设计保姆式教程（1）——DDR3基础简介
judy 在 周一, 12/06/2021 - 10:02 提交
DDR3全称double-data-rate 3 synchronous dynamic RAM，即第三代双倍速率同步动态随机存储器。所谓同步，是指DDR3数据的读取写入是按时钟同步的
【教程】Xilinx Vivado/Vitis 2020.1创建MicroBlaze工程运行Hello World C语言程序（使用外部DDR3内存）
judy 在 周四, 12/02/2021 - 09:38 提交
添加了DDR3内存以后，程序既可以运行在BRAM里面，也可以运行在DDR3内存里面。但如果运行在DDR3内存里面，固化起来会比较麻烦，需要借助SREC SPI Bootloader。