DDR3

在Vivado 2020.1中用MIG核读写DDR3内存，编译代码时提示Sub-optimal placement错误的解决办法

judy 在 周五, 10/15/2021 - 10:16 提交

板子使用的是米联客的XC7A35TFGG484-2的开发板，上面带有256MB的型号为Micron MT41K128M16的DDR3内存。板子上的V4引脚上接了50MHz的晶振。
用MIG核来驱动这片DDR3内存。DDR3的运行时钟Clock Period为400MHz（由MIG核自己产生这个时钟，从ddr3_ck_p和ddr3_ck_n引脚输出出来，用来驱动DDR3）

Xilinx 2020.1 MIG核读写DDR3内存，新建工程时配置MIG核的完整步骤

guanxiao_505740 在 周二, 08/31/2021 - 10:54 提交

本文以XC7A35TFGG484-2这款芯片为例，采用米联客FPGA开发板，用MIG核驱动DDR3内存。FPGA外接的晶振大小为50MHz，DDR3内存的驱动频率（ddr3_ck_p和ddr3_ck_n）为400MHz。选用的DDR3内存型号为MT41K128M16，内存容量为256MB。

总结了20个DDR3和FPGA部分的设计规范

judy 在 周四, 04/22/2021 - 09:27 提交

DQ0-7 八根线必须连到同一T块（也称为字节组）上，一旦分在一起，这个字节组就不能放地址线和控制线了，只能放数据线。 每组数据线对应的DQS必须连到N6,N7上，也就是QBC或者是DBC上

总结了20个DDR3和FPGA部分的设计规范

judy 在 周四, 03/04/2021 - 09:20 提交

总结了20个DDR3和FPGA部分的设计规范

Virtex7 Microblaze下DDR3测试

judy 在 周一, 09/21/2020 - 16:53 提交

 这篇文章我们讲一下Virtex7上DDR3的测试例程，Vivado也提供了一个DDR的example，但却是纯Verilog代码，比较复杂，这里我们把DDR3的MIG的IP Core挂在Microblaze下，用很简单的程序就可以进行DDR3的测试。

mig读写时序下板实现

judy 在 周一, 03/04/2019 - 15:04 提交

FPGA开源工作室将通过五篇文章来给大家讲解xilinx FPGA 使用mig IP对DDR3的读写控制，旨在让大家更快的学习和应用DDR3。本实验和工程基于Digilent的Arty Artix-35T FPGA开发板完成。

Xilinx MIG 控制器使用详解（三）

judy 在 周一, 03/04/2019 - 10:35 提交

本教程的目的只是教会大家如何使用MIG控制器，大家一定不要觉得MIG控制器有多难，其实很简单的，跟着我在心里默念“MIG就像BRAM一样简单”。确实哈，当你回过头来看，MIG控制器的使用基本和BRAM的使用方法很像

mig IP的仿真

judy 在 周五, 03/01/2019 - 11:45 提交

FPGA开源工作室将通过五篇文章来给大家讲解xilinx FPGA 使用mig IP对DDR3的读写控制，旨在让大家更快的学习和应用DDR3。本实验和工程基于Digilent的Arty Artix-35T FPGA开发板完成。

mig IP用户读写时序

judy 在 周四, 02/28/2019 - 09:32 提交

对于mig与DDR3/DDR2 SDRAM的读写时序我们不需要了解太多，交给mig就可以了。我们需要做的是控制好User Interface，写出正确的User logic。想要写好Userlogic,我们就必须清楚每一个用户控制接口的含义

mig IP的创建

judy 在 周二, 02/26/2019 - 14:04 提交

FPGA开源工作室将通过五篇文章来给大家讲解xilinx FPGA 使用mig IP对DDR3的读写控制，旨在让大家更快的学习和应用DDR3。本实验和工程基于Digilent的Arty Artix-35T FPGA开发板完成。软件使用Vivado 2018.1