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FIFO是FPGA项目中使用最多的IP核，一个项目使用几个，甚至是几十个FIFO都是很正常的。通常情况下，每个FIFO的参数，特别是位宽和深度

本文将详细介绍如何通过NOC使用CPM访问片上内存（OCM）

Multiboot是指多镜像启动,比如在FPGA的加载flash里面存放2个或者多个FPGA的配置文件,每个配置文件都可以单独完成FPGA的逻辑配置

文章从介绍使用预先定制功能即IP核的必要性开始，通过阐述开发ASIC原型设计时需要考虑到的IP核相关因素

本文将深入探讨光纤传输 PCIe 领域，这一解决方案有望解决数据中心激增的带宽需求。我们将探讨资源限制、延迟挑战和能耗。

FPGA的配置引脚和配置过程是实现FPGA编程的关键部分。在配置过程中，FPGA从外部存储器或主机设备读取配置数据

在调试模式下，可以通过JTAG下载MPSoC PL的bit文件，再下载MPSoC PS的软件。

AMD Xilinx的Versal器件中的PCIe IP，也可以作为PCIe Host。 AR76647 提供了相关驱动。

<p><span style="text-wrap: wrap;">本文介绍了I2S收发器的配置与实现，用于FPGA的VHDL编程。</span></p>

边缘端的传感器和连接设备的数量每天都在以指数级速度持续增长。连接数字计算设备的模拟电子传感器使系统能够获得态势感知并优化性能

PRBS误码测试时，通常需要计算误码率。如果使用IBERT，误码率可以在Vivado的GUI界面中读取

在PCIe（Peripheral Component Interconnect Express）总线系统中，复位信号是确保系统可靠启动和正常运行的重要机制。PCIe总线的复位主要有以下四种类型

一位客户向我们提出了一个想法，希望我们设计一种解决方案，用于监测无线通信信号的频谱，以确保系统安全，即检测频谱中的意外活动

本系列文章从数字芯片设计项目技术总监的角度出发，介绍了如何将芯片的产品定义与设计和验证规划进行结合，详细讲述了在FPGA上使用IP核来开发ASIC原型项目时

本调查介绍了 CXL，包括 CXL 1.0、CXL 2.0 和 CXL 3.0 标准。我们将进一步调查 CXL 的实现情况，讨论 CXL 对数据中心环境的影响以及未来的发展方向

在易灵思的器件上接收LVDS一般采用PLL接收，通过PLL产生两个时钟，一个是fast_clk，一个是slow_clk,分别用于处理串行数据和并行数据

本期文章，我们将和大家一起了解DDR5技术的发展和应用前景。

UCIe是一种开放的行业架构标准，可在不同chiplet之间提供die-to-die之间的接口，解决物理芯片间 I/O 层、芯片间协议和软件堆栈问题。

AMD QDMA子系统的PCI Express (PCIe)实现了高性能的DMA与PCI Express®3.x集成块，具有多个队列的概念

本文汇总了一些方法，可以帮助加速Xilinx MIG仿真过程。