技术

本文将探讨轻便、电池供电的FPGA模块将如何帮助该技术打入新的便携式应用领域，为其提供急需的处理能力和前所未有的智能

智多晶应用团队的一项Precise_PWM demo，使用智多晶FPGA将PWM控制精度从FPGA应用常见的10ns～5ns的水平提升到了1ns的脉宽和相位精度，精准可控，且资源消耗极低。

Vitis 2023.2是Vitis开发工具变化较大的一个版本，设计流程和界面发生了变化。今天介绍一下Vitis New IDE的一个新功能。

本文将讲述储能控制技术发展趋势、传统储能HIL应用方案的挑战、NI 储能全域HIL解决方案等。

将Achronix Speedster7t FPGA与GPU解决方案进行比较，以运行Llama2 70B参数模型并超越LLM推理处理需求。

本文介绍一种通过petalinux制作的根文件系统，在Windows平台下建立交叉编译环境的方法。

在介绍双缓冲器之前，我们将简要探讨Verilog 脉宽调制器 (PWM) 的工作原理。这一点很重要，因为双缓冲区最好被看作是硬件模块 (如 PWM) 的可寻址接口。

FPGA约束文件是FPGA设计中不可或缺的一部分，它们用于指导综合和布局布线工具如何处理设计。

本文将从硬件设计和驱动使用两个方面介绍基于CPM5 QDMA 的 Versal Tandem设计和 启动流程。

本文介绍了一种安全无线通信系统，该系统可在电磁噪声和干扰的影响下进行自动信道扫描和信道同步，以创建新的通信信道

本文主要阐述对其内嵌CM3核用低价格下载器SWD 进行独立下载，进而达到独立Debug的目的。

这篇解决方案简介介绍了Napatech的集成式软硬件解决方案如何将存储工作负载从主机CPU卸载到IPU，同时在应用级别保持完整的软件兼容性。

此教程介绍一种通过双通道DMA，采用PingPong传输的方式，以提高实时数据的处理能力，减小对硬件资源的依赖。

本文可让开发者们看懂 AMD Vivado™ Design Tool 2023.2 中的“AMD Versal™ Adaptive SoC CPM PCIE PIO EP 设计”CED 示例。

AMD 提供了支持不同速度的多种以太网 IP。此外，还提供了设计示例供用户用作参考。请参阅以下以太网设计示例列表。

本参考设计基于ZYNQ开发板， 使用VDMA做原始图像采集系统，在petalinux下做服务器，通过Socket发送图像至Windows或者Linux上位机。

开发板有两路千兆以太网，通过RGMII接口连接，本实验演示如何使用Vitis自带的LWIP模板进行PS端千兆以太网TCP通信。

本篇文章将演示创建一个使用 AMD Vitis™ 视觉库的 Vitis HLS 组件的全过程。此处使用的是 Vitis Unified IDE。

本文将会详细介绍关于DPU Fingerprint的相关内容，并提供此类校验失败问题的检查手段和解决方案。

Vivado 具有一个功能特性，能够将这些文件便利地排列组合为多个可轻松访问的不同仿真集。本文描述了如何在 Vivado 中使用多个仿真集。