上一篇中提到了SLICEL和SLICEM都可用作ROM，后者还可以作为分布式RAM（Distribute RAM，DRAM）。本篇主要总结的是块状Memory（Block Memory），实际上就是FPGA内部独立于逻辑单元的专用存储器，更像是一种硬核。 1. 基本结构 如下图所示，一个Block Memory的大小为36KB（RAMB36E1），由两个独立的18KB BRAM（Block... 阅读详情

本篇主要介绍LVDS、CML、LVPECL三种最常用的差分逻辑电平之间的互连。由于篇幅比较长，分为两部分：第一部分是同种逻辑电平之间的互连，第二部分是不同种逻辑电平之间的互连。 下面详细介绍第一部分：同种逻辑电平之间的互连。 输入 CML PECL

通过本视频教程，您将获得有关 AWS F1实例和 SDAccel 的基本介绍，以及在指导下使用 AWS EC2 F1实例逐步完成您的应用开发。在本视频所介绍的虚拟开发者实验室当中，您将可以连接到 F1 实例，体验 F1实例的加速，并使用 SDAccel 开发和优化 F1 应用。

作者：Chetan Khona, 赛灵思工业物联网战略部 上次你看屏幕是什么时候？好吧，这是个诡刁的问题，除非你从事造纸业，或者你名叫摩西 (以色列的先知和首领)并钟情于碑石上篆刻经文，否则你肯定现在就在使用屏幕。毫无疑问，当今时代，屏幕是无所不有、无处不在。 同样，随着工厂、车辆和医院自动化水平的提高，屏幕成为实时监控的最佳途径。这些例子俯拾皆是,比如：医院患者监控器、操作人员面板上的异常提示... 阅读详情

此培训视频介绍了如何开发、执行和分析在 AWS F1 上运行的加速应用。观看此视频，了解 SDAccel 执行模型和重要的 OpenCL API，分析和调试功能以及主机代码优化技术。

一直以来，觉得自己关于FPGA方面，摸不到“低”——对底层架构认识不清，够不着“高”——没真正独立做过NB的应用，如高速、复杂协议或算法、神经网络加速等高大上的应用，所以能力和认识水平都处于中间水平。这段时间做时序优化，感觉心有余而力不足了，可能要触及手动布局布线了，打开Device布局图才开始有兴趣探究一些底层结构的东西。 看吧，资源已经用了80%的A7 200芯片... 阅读详情