视觉AI应用发展至今，已经遍地开花，你能想到的或想不到的地方，它都存在

随着机器人专家不断面临传统处理器架构带来的局限性，他们需要定制化和并行性来应对未来的性能、数据安全和运行安全挑战

本次开发者网络研讨会系列将分为三个章节，将分别演示如何集成深度学习处理单元

在使用vivado的过程中，如何添加设计文件？

本文依据2022.1版本工具链的特性，对UG1209（最新版本为2020.1）中介绍的USB BOOT启动步骤做了修改

书本中对于RAM的三种操作读优先级、写优先和保持使用等效的verilog来描述

使用zynq去做一些AD/DA的操作时候有些只支持三线制的SPI那么我们如何使用PS端的控制器EMIO到PL端实现3线制呢？

在FPGA的设计中，不可避免的会用到FIFO和RAM这2个基本单元

本文将介绍将KV260上红色SOM换成K26 SOM后，如何从EMMC启动Linux。

今天给大家简单讲讲基带接收机中的信道均衡技术，主要取材于sharetechnote

最近要开发JESD204B协议，需要用到Xilinx的JESD204 IP核，记录一下申请此IP核的过程

在Vivado的界面中，有个RTL ANALYSIS->Open Elaborated Design的选项，可能很多工程师都没有使用过

去年这个时候，AMD 没有网络产品。但现在，他们拥有了三个，这要归功于两次独立的收购

对控制集百分比的说明（适用于7系列FPGA和UltraScale FPGA）如下表

本研讨会将演示如何使用可编程逻辑和 AI 引擎阵列功能对设计开展早期功能验证。

MYD-Y7Z010/20-V2开发板面向工业应用，基于FPGA+ARM架构开发

本文概述了Xilinx® Zynq® UltraScale+® RFSoC DFE的特点和产品选择。

Alveo X3 系列为多种多样的低时延交易应用同时提供了交钥匙部署和自定义实现路径。

通过Vivado 自带的ibert工具可以对FPGA的GT进行板机的硬件调试。

这种基于传感器的神经网络解决方案实时运行，帮助用户掌握办公室空间的占用状况以及员工的移动路径