来自两位开发者的新工作流工具，使得一枚普通的 FPGA、能够实现较传统 x86 处理器更惊人的效率提升

对于 ZCU111 rev 1.0 EVB 而言，如果 VADJ 值在 SCUI GUI 中配置为 1.8V（或保留默认值）

Linux 下应用程序要通过设备驱动程序来访问外设。这就需要在设备树中添加设备，并且编写设备驱动程序。

Vitis 视觉 AIE 设计方法有助于设计人员利用 Vitis 视觉 AIE 库的功能，该功能主要针对 Versal 自适应计算加速平台 (ACAP)

本文我们重点介绍一下内容：7系列FPGA DCI使用规则，DCI在HSTL和SSTL I/O标准中的使用举例

IDC于近日发布了《Market Glance：中国AI大模型市场概览，2022》报告，展示了中国AI大模型市场的构成和格局

多掌握的技能总是会派上用场的时候，这里我又要用VB.net来方便自己的调试。

ClockMatrix器件为AMD RFSoC DFE开发平台和O-RU参考设计提供同步及软件解决方案

任何学FPGA的人都跑不掉的一个问题就是进行静态时序分析。静态时序分析的公式，老实说很晦涩，而且总能看到不同的版本

如今，企业越发需要时刻做好弹性调整准备，在保持有竞争力价格的同时，还要满足用户意外需求，这是一大挑战

这两天，我第一次到xilinx的官方论坛去问问题，因为这几天有一个问题困扰着我，以前怎么注意的地方

该方法不仅可帮助开发人员做出有关应用架构的重要决策，而且还有助于确定各种因素

JESD链路的复位遵循先复位发端，在复位收端的原则。在我们之前操作中，首先复位了FPGA的JESD核

本文将在WSL2 Ubuntu18.04下配置Petalinux 2020.2

本文介绍使用coe初始化xilinx fpga ram和使用mif文件初始化intel fpga ram的方法。

本白皮书介绍了一种减少1毫米间距的BGA器件中铜线间串扰的技术。

AMD-Xilinx 目前官方宣布的、适用于该机器人开发套件的发行版本为 Ubuntu 22.04 LTS 和 ROS 2

FPGA广泛应用于各种电子系统，甚至取代ASIC，但其周围具有复杂的电源系统

顾名思义，output_delay就是指输出端口的数据相对于参数时钟边沿的延时。

在硬件设计电路中，根据芯片功能复杂度，可编程芯片一般都需要不止一种供电电源来驱动芯片内部的不同功能块