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KV260的缺陷检测参考设计编译流程

本文主要着重介绍了两个方面：如何从源码工程构建编译生成镜像文件和如何快速运行demo工程。
在 VMAccel 上进行 VMSS 2.0 演示

本视频演示如何开始使用在 VMAccel FPGA 云上的 VCK5000 Aupera 视频机器学习流媒体服务器解决方案 2.0。
在 Vivado 将程序烧写固化到 flash

通常对FPGA下载程序时，会采用JTAG口下载，完成好HDL设计，并且验证无误后，对设计文件进行综合，布局布线以及生成比特流文件
Xilinx AX7103 MicroBalze学习笔记——MicroBlaze AXI4 接口之 DDR 读写实验

AXI 协议是一种高性能、高带宽、低延迟的片内总线，具有如下特点
FPGA中正负数和定点小数的表示方法

作为FPGA工程师，我们无法保证所有设计都不出现负数或者小数的情况，今天就为大家分享一下FPGA中负数与小数的表达。
Vivado HLS学习（一）

HLS现在应该算是比较成熟了，其最大的吸引力就是可以采用纯C/C++或者System C来对FPGA进行编程，相对于VHDL和Verilog更加容易上手
搞定直接射频取样收发器　5G基地台实现共站既有无线电

5G新无线电(NR)网络的设计目的是与现有网络实现多年共存。在世界各地，营运商已投资数十亿美元建设2G/3G/4G网络，用于无线电设备和选址
Vivado DDR4仿真

首先新建ddr的IP，具体每个参数的含义，可以参考之前写的《Virtex7 Microblaze下DDR3测试再右键》，打开IP的Example Design
Petalinux 一些常用命令备忘

工作中经常使用petalinux工具生成zynq的启动镜像，有些命令长时间不用容易忘记，有些命令太长记起来费劲
Xilinx AX7103 MicroBalze学习笔记——MicroBlaze 自定义 IP 核封装实验

本节介绍基于 MicroBlaze 的自定义 IP 核封装实验，实验任务是通过自定义一个呼吸灯 IP 核，来控制 LED 呈现呼吸灯的效果
FIFO的应用

这里重点介绍下FIFO和RAM不一样的地方，以及在工程使用中的一些问题。
AHB总线学习（一）

AHB相比于APB，强大的不是一点半点，其主要是针对高效率、高频宽以及快速系统模块而设计的。也可以通过AHB-APB桥来连接APB总线系统。
J-Eye: 疫苗接种机器人中的肌肉注射点智能检测技术

基于Xilinx KV260，利用视觉AI辅助技术，实现2D肌内注射部位检测方案。
触发器基础与概述

触发器（flip flop）是具有两种稳定状态的电子电路，可用于存储二进制数据。存储的数据可以通过应用不同输入来更改。
RAM的应用

本文主要从工程角度出发，阐述RAM在工程中的实际问题。
Vivado的DFX（Dynamic Function eXchange）功能

DFX功能实际上就是部分可重配置功能，开启可重配置功能时，FPGA内部的逻辑可以分割为两种不同类型
Xilinx 7系列SelectIO结构之IO属性和约束

通过属性或者约束可以访问7系列FPGA I/O资源某些特性。本文我们介绍和I/O资源相关的属性和约束
FPGA Base 循环、条件生成语句

在FPGA编码的时候，如果多使用生成块语句，敲代码的时间大大减少。但是，代码的可读性会更高。
基于Xilinx的时序分析与约束（1）——什么是时序分析？什么是时序约束？什么又是时序收敛？

这个专栏，我会从时序分析、时序约束和时序收敛3个方面来一起学习基于Xilinx FPGA和Vivado开发平台的FPGA时序相关内容。
（更新）什么样的电脑配置跑Vivado FPGA综合最快？

12代酷睿CPU在win10、11下一些问题经过的解决方法（经过实践的）
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