本文先介绍集中PL与PS的通信方法，然后重点介绍通过DMA实现PS与PL通信。

针对各种Xilinx UltraScale+ FPGA和自适应片上系统(SoC)应用进行优化的定制解决方案

FIFO 通常用于跨时钟域，因此是双时钟设计。换句话说，该设计使用两个时钟

新版petalinux生成的u-boot是通过boot.scr来加载linux kernel的。如果我们用petalinux工程默认配置和下面命令生成boot image并从flash启动

在查看Xilinx KINTEX-7 FPGA 存储器资源时，你会发现它的FIFO生成器支持两种读选项模式——标准读取操作和FWFT读取操作。

10.1376G的serdes，一个输入为64bit，输出为64bit的6664B编码的4对serdes例程，参考时钟为153.6MHz

在vivado 2021.2的VCK190 boardfile里DDR4-DIMM的DQ width被限制为64bit，不能使能ECC功能

在FPGA的设计里，RR（Round-Robin）调度是一个非常重要的话题。所谓RR调度就是从多个队列中公平地选一个队列进行处理。

本实验要完成利用vivado中的DDS IP核对两个正弦波进行混频，实现数字下变频或者上变频。

一个线速率为3.072G的，输入为20bit，输出为20bit的无协议无编码的4对serdes例程，参考时钟为153.6MHz

接口综合有两种，一种是block-level interface protocol和port-level interface protocol。

让我们以一个简单的例子，FIR 滤波器，来看看如何写出能适配不同型号 FPGA 的代码。

在FPGA的时序分析页面，我们经常会看到Max at Slow Process Corner和Min at Fast Process Corner，具体是什么含义呢？

8月17日，深圳威斯汀酒店，AMD Xilinx 技术日 —— 我们将为您带来最新的自适应计算平台产品更新、技术演讲还有方案展示

先进的数字座舱由 AMD 锐龙嵌入式 V2000 处理器和 AMD Radeon RX 6000 系列 GPU 提供支持

本文基于可编程晶振SI570，就Xilinx FPGA收发器输入参考时钟的硬件设计及FPGA软件设计给出设计案例，供大家参考

本文介绍两种逻辑的区别以及使用环境。

Vivado 中的 sigasi 功能特性使用高速缓存，有时高速缓存大小可能高达数百 MB，导致主目录中存储器减少，从而影响 Vivado 性能。

在最近的工作中，又遇到了丢包逻辑的设计。突然想到在FPGA设计中，这是一个非常常见的功能，所以做一个简单的总结。

AMD公布2022年第二季度营业额为66亿美元，毛利率为46%，经营收入为5.26亿美元，经营利润率为8%