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以板载匠心,赋能 FPGA 创新
以板载匠心,赋能 FPGA 创新,加速产品从 0 到 1
Xilinx selectIO 资源的使用——input方向

将管脚输入的第一个触发器使用ILOGIC来实现有助于每次编译过程中时序的确定性。

AI 引擎内核编码最佳实践指南

本文档聚焦 AI 引擎内核编程,除单内核编程外,还涵盖了多方面的内容

Xilinx 7系列SelectIO结构之IO标准和端接匹配(二)

本文继续介绍Xilinx 7系列FPGA SelcetIO电平标准及相关端接匹配电路。

Verilog中$finish、$stop的使用与区别

 系统任务$finish的作用是退出仿真器,结束仿真过程

ZYNQ-7000 and ZYNQ Ultrascale+ MPSoC片内ADC应用笔记

应用笔记简要描述Xilinx Zynq 系列器件XADC的相关资源及若干种应用

DDR3 控制器设计——(1)MIG IP 核的详解与配置

学会如何根据手册配置 MIG IP 核中的参数。

时序分析基本概念(二)——保持时间

保持时间是对触发器而言,以能够稳定准确的锁存或者触发为目的

Vivado non-project模式示例

vivado有project模式和non-project模式,project模式就是我们常用的方式

AMD EPYC处理器为Pixar的RenderMan Challenge 2022中所使用的“AMD Creator Cloud”提供动力

挑战者将有机会在Microsoft Azure上使用由采用AMD 3D V-Cache技术

Xilinx UG994 Addressing for Block Designs

这篇文章讲了地址映射的实现方法以及需注意事项。

使用TCL脚本修改KV260启动方式

本文介绍一种通过tcl命令修改下载模式的方法,省去使用烙铁的麻烦。

linux vivado安装时卡在最后一步解决方案

在ubuntu上安装vivado2021.1时,一直卡在最后一步:generating installed device list

FPGA开发技巧备忘录——Vivado 自动日期版本号

我们在编译FPGA工程的时候一般需要对版本号的更新,一般来说都会有一个日期或者时间的版本标识

Versal Premium ACAPs (v1.1)

本白皮书介绍了在一个功率优化、适应性强的平台上对网络IP的突破性整合。

嵌入式 Xen dom0-less 解决方案

在使用 Xen dom0-less的时候,会有一个问题产生: 可以用'xl' 命令boot起来的image

如何使用UltraScale+芯片中UltraRam资源

随着现在FPGA工作的时钟频率越来越高,高速接口越来越多,即便容量达到十几Mb的数量级

基于Alveo数据中心加速卡的零售防损

本演示展示了使用 Alveo 数据中心加速卡的智能零售系统设计,以防止因零售店行窃和自助结账错误而造成的损失

Zynq-7000 设计咨询:FSBL 身份验证攻击

在此物理攻击中,攻击者可能利用 Zynq-7000 SoC 第一阶段启动加载程序 (FSBL) 绕过身份验证

xdma使用小结

完成PC和FPGA通过pice接口的通信,主要是进行数据传输