MIPI D-PHY IP 专为摄像头和显示接口的视频或像素数据的传输和接收而设计。

我们今天要学习的正是由BRAM资源构成的RAM IP核----Block Memory Generator。

我们在设计外设和Xilinx 7系列FPGA互联时，经常会用到LVDS接口。如何正确的保证器件之间的互联呢？本博文整理了Xilinx官方相关技术问答

MIPI典型应用是在ISP领域，CMOS senor输出视频流，给FPGA PHY层，串并转换后给协议层处理。

CLB实际上是四种基本元素的集合----查找表LUT，进位链CARRY4，多路选择器Multiplexer以及存储单元FF。

在用vivado开发过程中，经常vio调试核，如果要vio输出信号较多，并且信号触发顺序需要控制时，每次通过手动输入就有些麻烦

Vivado中BRAM IP核是经常会用到的，而一种比较简便的给RAM赋初值的方式就是通过一个coe文件进行加载，那么如何用matlab来产生这样一个可直接使用的coe文件呢？

Block_RAM应该是每个FPGA开发者经常遇到的，其作为一种固定资源存在于FPGA中，针对xilinx的BRAM，正常通过vivado的IP Core Generator得到

本文将告诉你：对于小型设计，要如何编写一个高效率的testbench。

Versal AI Core 系列具备的高性能和超低时延处理能力显著缩短了图像处理时间，与传统架构的几分钟时间相比，这种架构能够近乎实时地生成直播回放

之前很早就听说了FSMC接口用于MCU与FPGA之间的通讯。最近使用的一款MCU与FPGA之间通讯，FPGA模拟成NAND Flash作为Memory让MCU读写

我们将介绍使用 Vivado 硬件管理器对开发板闪存进行编程的步骤。

6月9日，上午10:00 – 11:30, AMD Xilinx 携手iWaySense 举行线上直播《看 FPGA 如何赋能传统汽车后视镜》与大家共同探讨这个即将开启的千亿级规模的汽车前装市场。

本文描述为 Xilinx® 器件设计散热器和散热解决方案的指南和最佳实践。

今天我们来介绍一下I/O planning方面的设计考虑和实现流程。

FPGA底层的CARRY4本质上就是用来实现最基本的加、减法运算的，在了解CARRY4之前，我们需要对1bit以及多bit的二进制加法及其FPGA实现做一个了解。

观看这个短视频，了解如何连接Teledyne e2v耐辐射DDR4存储器与AMD XILINX Kintex Ultrascale FPGA KU115。

在这个短视频中，您将学习如何设置DDR4 控制器IP，以连接Teledyne e2v DDR4产品和Xilinx的可编程逻辑器件。

这个简单的Demo是介绍如何用ChipScopy创建并运行link sweep。

在过去的几十年里，数据处理和存储系统可以用最好的组件来构建，而市场可以在计算、网络和存储每一类别中支持多个竞争性技术供应商。