模数转换器几乎消除了所有的模拟前端组件，射频/中频采样率高达4GHz

我们以MEMORY为例，在Vivado中可以通过下面四种方式调用FPGA中的存储单元

让我们从触发器开始，所有触发器都有一个围绕活动时钟沿的建立（setup time）和保持窗口（hold time）

将管脚输入的第一个触发器使用ILOGIC来实现有助于每次编译过程中时序的确定性。

本文档聚焦 AI 引擎内核编程，除单内核编程外，还涵盖了多方面的内容

本文继续介绍Xilinx 7系列FPGA SelcetIO电平标准及相关端接匹配电路。

 系统任务$finish的作用是退出仿真器，结束仿真过程

本文主要介绍基于该算法演进的shift-and算法以及在FPGA中的实现。

应用笔记简要描述Xilinx Zynq 系列器件XADC的相关资源及若干种应用

学会如何根据手册配置 MIG IP 核中的参数。

保持时间是对触发器而言，以能够稳定准确的锁存或者触发为目的

vivado有project模式和non-project模式，project模式就是我们常用的方式

挑战者将有机会在Microsoft Azure上使用由采用AMD 3D V-Cache技术

这篇文章讲了地址映射的实现方法以及需注意事项。

本文介绍一种通过tcl命令修改下载模式的方法，省去使用烙铁的麻烦。

在ubuntu上安装vivado2021.1时，一直卡在最后一步：generating installed device list

我们在编译FPGA工程的时候一般需要对版本号的更新，一般来说都会有一个日期或者时间的版本标识

本白皮书介绍了在一个功率优化、适应性强的平台上对网络IP的突破性整合。

在使用 Xen dom0-less的时候，会有一个问题产生： 可以用'xl' 命令boot起来的image

随着现在FPGA工作的时钟频率越来越高，高速接口越来越多，即便容量达到十几Mb的数量级