今年的夏天，对赛灵思中国 AI产品团队来说是一个不平凡的夏季： 在相继举行的一年一度 2021 CVPR ，以及 2021 ICCV上，我们的团队每个大会各斩获两份荣誉，“双奖”连连，激动人心。无疑是对赛灵思 AI 产品团队在全球竞争领域技术实力和创新能力的高度认可和有力证明。

《UltraFast 设计方法时序收敛快捷参考指南》提供了以下分步骤流程， 用于根据《UltraFast设计方法指南》（ UG949 ）中的建议快速完成时序收敛：

长期以来，EDA 面临着各种挑战：器件数量越来越多、设计越来越复杂。尽管摩尔定律逐步放缓，但在过去 20 多年间，FPGA 晶体管数量呈现的指数级增长丝毫未减。赛灵思利用堆叠硅片互联等技术，在异构集成方面取得了领先地位，同时还增加了 ARM 处理器子系统、AI 引擎或众多连接块

2021 年 4 月，赛灵思取得了令人激动的阶段性成果——宣布业界领先的 Versal™ AI Core 和 Versal Prime 系列器件实现全面量产和付运。如同我们的宇宙一样，Versal 生态系统也在持续迅速扩张，涵盖更加广泛

Kria KV260视觉AI入门套件是一个开箱即用平台，开发人员可以通过首选设计环境，在任何抽象层添加定制和差异化功能，包括应用软件、AI模型乃至FPGA设计。本文描述了Kria™ KV260 Vision AI启动套件。

Xilinx 建议将时序约束和物理约束分开保存为两个不同的文件。甚至可以将针对某一个模块的约束单独保存在一个文件中。可以使用 USED_IN_SYNTHESIS 和 USED_IN_IMPLEMENTATION 属性指定约束文件是在综合或实现过程中使用。

本节教程介绍如何使用SDSoC软件创建硬件平台，并且使用它来加速程序函数。

本篇文章要写的是调试Xilinx网络IP时踩到的一个坑，也是控制PHY芯片时的一个坑，板卡上的PHY芯片是非常经典的88E1111，使用MDIO接口控制。

IEEE 1588 是一个精密时间协议 (PTP)，用于同步计算机网络中的时钟。在局域网中，它能将时钟精确度控制在亚微秒范围内，使其适于测量和控制系统。IEEE 1588 标准为时钟分配定义了一个主从式架构，由一个或多个网段及一个或多个时钟组成。TSN 网络中时间同步协议使用 IEEE 802.1AS 协议，它基于IEEE 1588 协议进行精简和修改，也称为 gPTP 协议。

根据用户指南，要符合预配置 BSDL 文件描述要求，PUDC_B 应该设置为 1。在实际 BSDL 文件中，我只看到了 PROGRAM_B 的合规性：

本文提供一个系统，旨在通过利用每个串行千兆位收发器内的功能来取代外部压控晶体振荡器（VCXO）电路。

本文提出了一种在现场可编程门阵列(FPGA)上生成真随机数的新方法，该方法以 多级反馈环形振荡器(MSFRO) 的随机抖动为熵源。在传统环形振荡器的基础上，增加了多级反馈结构，扩大了时钟抖动的范围，提高了时钟采样频率和熵源的随机性。与传统的时钟采样结构不同，我们利用MSFRO产生的时钟抖动信号对FPGA的锁相环(PLL)产生的时钟信号进行采样。

本次设计是在zynq7035器件上进行，创建PYNQ框架v2.6版本，构建需要如下步骤：

国微思尔芯推出在原型验证领域的前沿技术创新产品：芯神瞳逻辑矩阵LX2。逻辑矩阵LX2采用的是赛灵思目前容量最大的UltraScale+ VU19P FPGA芯片。其单系统最多可配置8颗FPGA，而每个标准机柜最高可配置8台LX2，单机柜支持近32亿门逻辑规模

修改了代码后编译工程，有时会因为BRAM空间不足而编译失败，出现下面的错误提示，这时，需要回到Vivado工程里面，在Block Design中将分配的BRAM空间大小改大。具体方法如下。

本文描述了两个ML建模应用，用于提高Vivado® ML版中时序延迟和路由拥塞估计的准确性。

本答复记录将介绍在 Vivado 2016.4 - 2017.2 工具中，在 PetaLinux 和独立操作系统下如何使用 MPSoC 器件运行 USB2.0 标准接口。

Kria KV260 超长干货之开箱指南

本文介绍了使用16通道发射(16Tx)和16通道接收(16Rx)子数组的实验结果，其中所有发射和接收信道都使用数字转换器集成电路(IC)中的强化型DSP模块来校准。与其它架构相比，这个多信道系统在尺寸、重量和功率上都更有优势。相对于该系统的FPGA资源利用率后可发现，强化型DSP模块可为多信道平台的设计人员解决重要挑战。

在编写ZYNQ的FPGA逻辑代码过程中，往往需要对时序进行分析。时序信号的分析一般通常有软件仿真和在线仿真两种，本文介绍这两种方法的具体使用方法。