本视频介绍了深度学习算法在赛灵思7nm Versal板卡上的优化与部署

随着设计复杂度和调用IP丰富度的增加，在调试时序约束的过程中，用户常常会对除了自己设定的约束外所涉及的繁杂的时序约束感到困惑而无从下手。举个例子，我的XDC里面并没有指定set_false_path，为什么有些路径在分析时忽略了？我怎么去定位这些约束是哪里设定的？本文结合一个具体案例，阐述了如何追溯同一时钟域内partial false path的来源，希望为开发者的设计调试提供一些技巧和窍门。

大多数人可能没有意识到我们的设备在多大程度上是由时间驱动的，无论是你的手机、你的笔记本电脑还是网络服务器。在大多数情况下，设备保持准确的时间一直是一个深奥的苦差事，由有限的硬件制造商负责处理。虽然这些设备达到了它们的目的，但几位Facebook的工程师认为必须有一个更好的方法。

前几节已经构建好Linux系统，但控制VCU还需要了解VCU软件架构，并加入各种库文件，也就是在Petalinxu中加入配方文件。

在 XTD 活动现场，赛灵思资深 RF 和高速专家顾永国深入讲解了基于 Pynq-RFSoC 框架的开源可视化测试设备。

1984 年，Ross Freeman 将其关于现场可编程门阵列 (FPGA) 的绝妙构想付诸实践并创立了赛灵思公司，从而确立了自适应计算的原理。从那时起，这项技术及其满足众多应用需求的能力，已历经漫长的发展道路。尽管自适应计算构建在 FPGA 技术的基础上，但它已经发展至足以覆盖更为广阔的应用类型。

有工程师询问vcu-ctrl-sw里decoder的退出机制。 下面的内容，根据vcu-ctrl-sw 2020.2分析。

在 XTD 活动现场，赛灵思软件及人工智能市场经理郭冰清讲解了两款基于 Kria SOM 平台的 demo 演示，包括实时人脸检测，以及多路 ReID 边缘加速计算盒。

靠近模拟-数字边界边缘节点的位置对真实环境的即时响应受高度重视，众多市场领域存在迫切需求。Versal™ ACAP 产品组合 AI Edge 系列则应运而生，作为一种领域专用架构 (DSA)，有效满足 7nm 芯片工艺系统提出的严苛要求。

如果是VCK190 ES单板，需要在Lounge里申请"Versal Tools Early Eacess"; "Versal Tools PDI Early Eacess"的License，并在Vivado里使能ES器件。在Vivado/2020.2/scripts/init.tcl的文件里，添加“enable_beta_device xcvc*”，可以自动使能ES器件。

FZU5构建Linux系统过程和FZU3类似，FZU3构建过程参照前一篇文章。下面主要描述一下不同的地方。

Xilinx 的 16nm FPGA、SoC 和 7nm Versal™ ACAP 以硬化模块及软 IP 形式提供多种架构组件，这使得它们成了设计新一代安全设备的理想之选。这些 IP 包括高速串行解串器和多速率接口 IP，例如硬化 MAC、PCIe® 接口和内存控制器等。此外，Xilinx 器件还可提供业界一流的最新内存架构，其可为流程分类提供软搜索 IP，因此最适合网络安全与防火墙应用。

作为赛灵思(Xilinx)在疫情之后在北京举办的首场大型线下活动，今年赛灵思技术日特意将主题选定为“‘适’逢芯动，聚创未来”。赛灵思大中华区核心市场销售副总裁唐晓蕾在接受《电子工程专辑》独家专访时表示，虽然只有短短的八个字，但背后所蕴含的，是赛灵思希望在当前复杂多变的环境下，通过自适应计算平台汇集数据、汇聚生态，加速创新的美好愿景。

FPGA在人工智能领域，突破了“暗硅”为我们带来了更强大的可能性。现在依元素科技提供了一个完整的FPGA加速解决方案，让AI工程师能够以“即插即用”的方式部署 FPGA，AI 工程师隐藏了 FPGA，不需要硬件细节，让他们享受更快的执行。

硬件设计主要包括PS设置和VCU设置，VCU参考了pg252和zcu106例程，如下图所示。FZU5输入25MHz时钟，通过PLL产生33MHz和300MHz时钟输入到VCU。此外，PL部分还需要产生风扇控制信号，控制单板风扇。

了解如何在 Versal™ACAP 设计中增加功耗和环境约束，以及如何利用 Vivado® Design Suite 的功耗和时序分析功能。

BittWare XUP-P3R FPGA加速器卡是基于Xilinx Virtex UltraScale+ FPGA的3/4长PCIe x16卡。Xilinx Virtex UltraScale+ FPGA为需要大规模数据流和数据包处理的系统提供高性能、高带宽和低延迟。

yolo是目前目标检测落地到硬件中比较常用的AI模型，因为yolo标准版模型参数和计算量太大，所以目前暂时在zynq020上移植的是tiny版本，这里选用yolov3-tiny来移植，输入模型的图像源320x320@15Hz，模型各层如下（其中C是训练时的类别）

软件和 AI 营销副总裁 Ramine Roane 将讨论行业趋势，并带您了解最新的 Xilinx 解决方案和最新产品介绍。了解 Xilinx 自适应平台如何提高加速计算的标准。

本次设计目标是将ZCU106使用的例程移植到自定义单板上。例程指的是pg252中开箱即用7个例子。