第二代 Versal AI Edge 系列器件能够高效处理摄像头、雷达、激光雷达等多类传感器数据，而且兼具出色的灵活性与可扩展性，可实现传感器无缝接入。

由美国空军研究实验室（AFRL）和美国国家航空航天局（NASA）赞助的一款高性能航天计算（HPSC）处理器，基于芯粒的架构由波音公司为太空任务开发。

如果你做过一定规模的 FPGA / SoC 项目， 一定遇到过这样一种非常折磨人的问题：系统偶尔起不来;重新按一次 reset,又好了

与基于 Arm® Neoverse® CSS V3 架构的 Arm AGI CPU 进行深度融合，赋能系统架构师，构建面向 AI 数据中心，具备低时延、高灵活性与高扩展性的先进计算平台。

莱迪思将与英伟达及其他Halos生态成员携手，开发基于Halos认证的Holoscan传感器桥接技术的物理人工智能 (AI) 方案

ALINX  AXPGL50 开发板搭载玄铁 E901 处理器的 FPGA 开发平台，以精致的核心板+扩展板设计，展示了 RISC-V 架构在嵌入式领域的灵活性与潜力。

AIE以其卓越的计算密度、能效比和灵活性，成为实现5G及未来6G波束成形的理想平台，为无线通信的发展提供了强大的算力支持。

在一项坦福、麻省理工和英伟达的多芯片模块研究中，通过地参考信号生成以网格网络连接的36个芯粒组成的深度神经网络加速器，其架构显示出灵活扩展性

本快捷参考指南提供了以下分步骤流程，用于根据《Versal 自适应 SoC 系统集成和确认方法指南》（ UG1388 ）中的建议快速完成时序收敛

自动化测试设备 (ATE) 机架包含各种电子子系统，可用于进行半导体测试。VI 卡的功能是提供精确稳定的电压和电流源以及测量来测试半导体器件的电气特性

新思科技 HAV 平台具备独特优势，能够全面支撑以上成果的实现，并持续演进，以满足 AI 对验证能力不断攀升的需求。

与莱迪思安全业务副总裁Eric Sivertson一起探讨如何通过锚定TPM的FPGA保障人形机器人安全、实现确定性控制以及未来量产的路径。

当下城市发展，交通拥堵难疏导、公共安全难监测、资源管理难高效，成为城市管理者的共同痛点。而这款AI监控系统，正是为破解这些难题而来！

降速桥种类较多，如PCIe降速桥、以太网降速桥、MIPI降速桥等。本文主要介绍亚科鸿禹PCIe Gen5降速桥的原理及特点。

一文看懂 AMD Vivado™ 2024.1 中 “AMD Versal™ CPM5 QDMA Gen4x8 ST Only Performance Design” CED 示例。

本文将聚焦CPLD在DVP转MIPI过程中的核心作用，拆解其内部模块设计与实现思路。

今天，我们将剥开 IP 核的外壳，深入到底层原语（Primitive）层面，全方位解析 Xilinx 7 系列中最强大的混合模式时钟管理器——MMCME2_ADV。

在前几章中，我们已经讨论了频率校正、时序补偿以及匹配滤波。同步的最后一个方面是帧同步。

Altera Agilex 5 FPGA和SoC系列产品在FPGA架构中融入了采用AI张量模块的增强型DSP，可提供高效的AI与DSP处理能力。

Vivado增量编译包括增量综合和增量布局布线，增量布局布线最耗时，推荐设置增量布局布线，以有效降低编译时间。