DSP Concepts 与 AMD 正在将 Audio Weaver® 嵌入式音频框架引入 AMD 锐龙 AI 嵌入式 P100 系列处理器——从而实现下一代沉浸式车载音频与数字座舱体验。

面向 AMD Alveo™ MA35D 媒体加速卡的最新 AMA SDK 1.4.0 版本现已发布。该版本旨在为要求严苛的媒体工作负载提供坚如磐石的稳定性和性能提升。

面向主流设计推出全新的 HAPS‑200 12 FPGA 与 ZeBu‑200 12 FPGA 平台，将硬件仿真与原型验证容量扩展 2 倍

新款莱迪思网络韧性参考套件可实现安全设备接入、经身份验证的通信和持续完整性验证，且无需增加设计复杂度

本文基于 EDF 2025.11 版本进行测试，记录了在 VEK385 开发板上，如何：通过 JTAG 模式 启动 EDF 镜像；使用 TFTP 引导 Linux 内核与 rootfs；

这一篇，我们不再讲“怎么做测试”， 而是从审查与取证的角度，回答一个核心问题：DO‑254 物理测试，究竟是如何支撑审查通过的？

vivado仿真真的很慢，所以FPGA开发一般都用modelsim仿真，这里分享一个vivado仿真加速的设置方法。

本文提出了一种基于 PS的AXI 性能监视器（APM）在 ZCU102 开发板上实现的硬件级 PS内部DDR 带宽监控解决方案。

今天这篇文章，就给大家把Vivado+ModelSim/QuestaSim仿真环境的全流程讲透，从软件下载、版本选择，到库编译、环境配置，再到 Windows系统卡死的专属解决方案

Altera 拥有全栈 FPGA 产品系列，而且其面向 DDR5 与 LPDDR5 的解决方案现已实现量产交付，能够帮助客户更从容地应对这一变化。

这款传感器桥接器是一套 MIPI 转 25Gb 以太网的系统参考设计，展示了如何通过以太网，为下一代边缘 AI 系统传输高带宽的传感器数据流

本篇博文会为您演示如何生成设计，以及在评估板启动后如何使用 API 来配置 CC 设置。

使用关系运算符时，应尽可能保证两个操作数的位宽相等，或者使用unsigned或signed数据类型。

使用 Python/MyHDL 创建自定义 FPGA IP，与 Vivado 集成，并通过 PYNQ 进行控制——实现软件上的简单硬件设计。

新款处理器能在相同的紧凑封装尺寸下，以至多 2 倍的 CPU 核心数量和更高的 AI 吞吐量实现下一代工业和机器人解决方案。

本文中提供的指导信息演示了一种全面的方法用于理解、配置 Versal 中的 eMMC 烧录/启动流程并对其进行故障排除。

两个 N 位二进制数相加，为防止溢出，应将和设置为 N+1 位。对于无符号 N 位二进制数，最大值为2^N - 1

本篇博文提供了有关 AMD Versal™ 自适应 SoC 中 eMMC 烧录和启动设置的技巧和指南。它还可用于调试 eMMC 烧录/启动失败。

为评估同步性能，可以考虑多个变量。这些变量包括但不限于锁定时间、有效拉入范围及收敛误差矢量幅度。 应以满足特定设计需求为目标对这些度量进行平衡

采用if语句描述组合逻辑时，对于不完备的if语句，即缺少else分支的if语句要格外关注，因为综合工具会将其视为锁存器。