FPGA 开发圈 | 电子创新网

【XDF资料下载】云中的 FPGA 设计 - 优化基础

本PPT介绍了高效使用云计算来进行 FPGA 设计和性能优化。

2019-01-29 | FPGA设计

Zedboard学习（七）：VGA显示

VGA硬件接口到zedboard官方给出的原理图中查看： RGB信号，各四位；这里的设计是使用了电阻分压模拟了DAC芯片实现了4X4X4的RGB信号，如果要更好的显示效果还是建议使用专门的DAC。上面给出了所有的引脚分配。 VGA时序分析

2019-01-29 | ZedBoard, VGA显示

【视频】DeePhi DPU 上的视频结构分析

DeePhi 在 Xilinx FPGA 上使用 DeePhi 技术演示 SSD算法

2019-01-29 | DeePhi, SSD算法

Vivado FFT9.0仿真验证

在网上看了很多的介绍，基本都是一样的，但是根据这些博客，自己验证了下发现结果和matlab中不一样。 1.配置IP核用vivado17.2 IP版本为9.0，配置首先配置最大长度为64，时钟为100MHz，将长度可以改变选中，如下图所示：进一步的配置，设置数据为整型，未缩放，输入16bit，输出自然顺序（不然虚部不方便验证）。第三页默认

2019-01-29 | Vivado仿真

5G发力，芯片巨头Xilinx逆势发布强劲财报

据外媒报道，近期芯片公司发布的财报大多表现暗淡，而FPGA芯片巨头Xilinx成为了行业的亮点：5G网络的早期建设推动了该公司营收增长，时间上早于分析师预期，而势头上也要好于预期。5G网络的速度是现有网络的100倍，预计将为设备和芯片厂商带来数十亿美元的收入。

2019-01-29 | 5G, Xilinx

设计采用目标器件的切换

如果你已经有了一个设计并且想将这个设计移植到另一款目标器件上，这篇文章将帮助你确定这种转换所应遵循的步骤。这篇文章不会涉及与原设计完全不同的转换方式，从底层组件来看并非完全不同的。对于这种转换你应该遵循特定的转换指南，比如UltraScale系列转换为Versal系列器件，这篇文章的主题就是这种转换的方法，转换的方式通常是相似的。

2019-01-28 | Versal

【XDF资料下载】AI 对 AI：在 FPGA 中为数据中心及端点自动生成深度神经网络加速器

AI 对 AI：在 FPGA 中为数据中心及端点自动生成深度神经网络加速器

2019-01-28 | XDF-2018, AI技术, 神经网络加速器, FPGA加速

UltraZed-EG PCIe Carrier Card 开发纪录: Hello Cortex-A53

在这篇文章中，我们将让这块开发板的 Cortex-A53 透过 AXIO_GPIO 模块，点亮板子上的 LED 灯，并且透过 ps_uart0 输出一些讯息。

2019-01-28 | UltraZed-EG, Cortex-A53

MIPI系列之“D-PHY”

本篇主要介绍MIPI物理层规范中的D-PHY，主要包括D-PHY的架构、操作模式、电气特性等。

2019-01-28 | MIPI, D-PHY

UltraScale+ GTY 读取 DMON 输出与 IBERT 之间不同的自适应环路代码

在读取 IBERT 的自适应环路代码时，出现了与 DMONITOROUT 的期望值不同的值。

2019-01-25 | GTY收发器

从赛灵思FPGA设计流程看懂FPGA设计

利用XilinxISE软件开发FPGA的基本流程包括代码输入、功能仿真、综合、综合后仿真、实现、布线后仿真与验证和下班调试等步骤。如下图所示

2019-01-25 | FPGA设计

优化 FPGA 利用率和自动测试设备数据吞吐量的参考设计

TIDA-01051 参考设计用于演示极高通道数数据采集 (DAQ) 系统（如用在自动测试设备 (ATE) 中的系统）经过优化的通道密度、集成、功耗、时钟分配和信号链性能。利用串行器将多个同步采样 ADC 输出与几个 LVDS 线结合

2019-01-25 | FPGA, TIDA-01051

【XDF资料下载】FPGA 编译与加速的未来

FPGA编译与加速的未来

2019-01-25 | FPGA编译, FPGA加速

弄清FPGA基础 -- 复位设计

一开始接触到FPGA，肯定都知道”复位“，即简单又复杂。简单是因为初学时，只需要按照固定的套路——按键开关复位，见寄存器就先低电平复位一次，这样一般情况可以解决99%的问题，甚至简单的设计，就不可能有问题。复杂是因为复位本身是对大规模的硬件单元进行一种操作，必须要结核底层的设计来考虑问题

2019-01-25 | FPGA复位

如何打造高性能的前装量产驾驶员监控系统？

2018年，汽车行业对于自动驾驶关键技术和产品落地的探索仍在持续，而且一些Global Tier1和OEM仍在重金投入，但面对L3+级别自动驾驶系统的超高难度和复杂度，尤其在量产中众多的已见以及尚未可知的困难时，人们对自动驾驶产业成熟的预期在逐渐归于理性，整个行业某种程度上开始了新一轮的反思和探讨

2019-01-24 | 自动驾驶, 高级驾驶辅助系统, ADAS, 自行科技

精彩推荐

如何在KR260 starter kit上应用gmii2rgmii IP

很多客户希望在PL里把GMII接口转换为RGMII接口，这就会用到gmii2rgmii converter IP。经常看到客户在使用这个IP的过程中遇到一些问题，本文给出了基于KR260 starter kit板卡应用gmii2rgmii的范例。

FPGA软核生态全景对比：六大厂商工具解析与产业选型建议

本文将深度剖析当前六大主流FPGA厂商的软核开发工具及软核实现，帮助从业者在选型与应用中做出科学判断。

MPSoC A53 AMP模式配置

本文主要描述Zynq UltraScale+ MPSoC中APU多个A53,怎么设置成AMP非对称处理模式，让整个系统既能满足性能要求,也能满足实时性要求。

PetaLinux 先决条件第 2 部分：将自定义配方/层和程序包添加到根文件系统中

本文讲述如何在根文件系统 (rootfs) 中添加自定义配方和层以及如何在其中包含多个程序包。

Vitis HLS 系列 2：Vivado IP 流程 (Vitis Unified)

这篇博客是在上一篇博客 Vitis HLS 系列 1 的基础上撰写的，但使用的是 Vitis Unified IDE，而不是之前传统版本的 Vitis HLS。

QDMA Subsystem for PCI Express v5.0 产品指南

AMD QDMA Subsystem for PCI Express（ PCIe® ）旨在利用多队列的概念实现高性能 DMA，以搭配 PCI Express® Integrated Block 一起使用

ZU+RFSoC之RFDC IP使用

RFDC这个IP，是RFSoC系列中ADC、DAC的核心。这个IP和PL的资源有互联通道，和ARM相对是独立的。

使用 Vitis 进行数据中心加速用户指南

本指南的目标是介绍关键概念，并提供一条途径以供您使用基于 FPGA 的 AMD Alveo 加速器卡、 AMD Vitis 编译器和统一集成设计环境来开始应用加速。