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Xilinx 7系列FPGA DDR控制器——mig使用总结（管脚分配）

judy 在周一, 03/18/2024 - 09:26 提交

在一个需要使用DDR的FPGA项目开始的时候，都会遇到DDR的管脚分配

judy 在周五, 03/15/2024 - 11:16 提交

本文主要介绍OpenCV在Windows 10上的安装和设置。

judy 在周五, 03/15/2024 - 10:52 提交

了解该协议的关键要素和优点，以及 CXL 版本 3.0 中的新增功能。

judy 在周五, 03/15/2024 - 09:57 提交

AI生命周期包括最重要的两个部分，一个是AI训练，一个是AI推理。

judy 在周五, 03/15/2024 - 09:33 提交

在vivado中IP有两种综合方式“Global”和“out of context”

judy 在周四, 03/14/2024 - 15:46 提交

这里详细介绍了一个主 I2S 收发器组件用于FPGAs，以 VHDL 编写

judy 在周四, 03/14/2024 - 14:36 提交

那么到底该如何描述电路？Verilog提供了3种不同的方式

judy 在周四, 03/14/2024 - 11:06 提交

本文将详细介绍YUV颜色空间、常见的存储方式

judy 在周四, 03/14/2024 - 09:28 提交

随着卫星互联网技术的发展，5G NTN正在成为新一代星地融合通信技术。

judy 在周三, 03/13/2024 - 16:58 提交

在本例程中，我们要做的是LED灯控制实验，每秒钟控制开发板上的LED灯翻转一次

AMD QDMA Subsystem for PCI Express（ PCIe® ）旨在利用多队列的概念实现高性能 DMA，以搭配 PCI Express® Integrated Block 一起使用

RFDC这个IP，是RFSoC系列中ADC、DAC的核心。这个IP和PL的资源有互联通道，和ARM相对是独立的。

本指南的目标是介绍关键概念，并提供一条途径以供您使用基于 FPGA 的 AMD Alveo 加速器卡、 AMD Vitis 编译器和统一集成设计环境来开始应用加速。

EthMAC是西安智多晶微电子有限公司在2024年基于IEEE802.3-2008 协议clause 3章节开发的通信IP。

在最新的DisplayPort 1.4 RX Subsystem IP GUI界面, 有使能Video EDID的选项, 如下：

AIE graph通过PLIO与PL(programable logic)连接, 以交换数据, PLIO既可以通过DMA S2MM或者MM2S连接到AI Engine的buffer

本文介绍了 Versal 的Advanced Flow，这是 Vivado 2024.2 版本提供的一套新的布局布线功能。

本文将详细介绍PolarFire®片上系统（SoC）Discovery工具包的技术细节及其优点。