PyTorch快速微调量化的一个例子
judy 在 周一, 02/21/2022 - 17:26 提交
训练好的模型在部署过程中的Vitis AI转换过程要经过优化、量化和编译等步骤。尤其是量化，可以通过三种不同的方式实现。
All node
通俗讲解：傅立叶分析和小波分析之间的关系
judy 在 周一, 02/21/2022 - 14:51 提交
从傅里叶变换到小波变换，并不是一个抽象的东西，完全可以讲得很形象。小波变换有着明确的物理意义，如果我们从它的提出时所面对的问题看起，可以整理出非常清晰的思路
【FPGA技巧篇】时钟设计技巧
judy 在 周一, 02/21/2022 - 10:15 提交
时钟信号在很大程度上决定了整个设计的性能和可靠性，尽量避免使用FPGA内部逻辑产生的时钟，因为它很容易导致功能或时序出现问题
Zynq UltraScale+ MPSoC：FIPS 140-3 入门白皮书 (v1.0)
judy 在 周一, 02/21/2022 - 09:52 提交
本文提供有关使用 Zynq® UltraScale+™ MPSoC 的产品的 FIPS 140-3 认证的入门知识。
如何利用 ORAN IP 的例子工程做仿真
judy 在 周五, 02/18/2022 - 16:53 提交
本文将指导用户，如何使用第二种方式产生的例子工程，添加自己的数据激励，用于完成自己所需要的仿真验证
FPGA中BEL Site Tile FSR SLR分别指什么?
judy 在 周五, 02/18/2022 - 10:07 提交
BEL是最底层的基本元素，也可以叫atomic unit(原子单位)，BEL是FPGA中最小、不可分割的组件。BEL有两种：Logic BEL和Routing BEL。
Vitis HLS OpenCV库编译
judy 在 周五, 02/18/2022 - 09:52 提交
Vitis HLS OpenCV库编译
Xilinx QDMA软件简明教程
judy 在 周四, 02/17/2022 - 17:10 提交
所有工具和参考设计使用2021.2。编译和测试X86主机（Host）的操作系统是CentOS 7.9.2009。测试的单板是VCK190，测试的是CPM QDMA。
7 系列 FPGA GTX/GTH/GTP 收发器 - 参考时钟相位噪声掩码
judy 在 周四, 02/17/2022 - 11:56 提交
提供给7系列FPGA收发器中PLL的参考时钟的质量可以极大地影响发送抖动和接收抖动容限的性能。参考时钟的抖动或相位噪声在决定这种性能方面起着重要作用--相位噪声是首选的规范方法
Xilinx Vitis 2020.1添加include头文件包含路径的方法
judy 在 周四, 02/17/2022 - 09:56 提交
如图所示， 源文件目录中haha文件夹下有一个hoho.h头文件。本来要包含这个头文件应该写成#include "haha/hoho.h"的，但是如果写成#include