作者：Mculover666
在上一篇中提到，Pynq是为了降低开发人员的门槛，但是作为一个学习嵌入式开发的学生，当然要一步一个脚印打好基础，所以选择从Zynq入手学习，等跑起来Linux系统再运用Python开发也不迟，知其然也知其所以然，开发效率更高，所以接下来的几篇都是关于Zynq的，如果想直接玩Pynq可直接跳过，毫无影响。
1.Zynq的架构
在开始实验之前对Zynq芯片有一个基本的认识，如果想深入了解关于Zynq的理论部分，推荐参考The Zynq Book，有英文版和中文版，在此对于Zynq的理论浅尝辄止，不做深究，重点放在实验应用上。
Zynq中包含两大功能块：PS部分和PL部分。
Algo-Logic 在 UltraScale + 架构上的新 Key Value Store（KVS）为内存中的对象存储提供了创纪录的延迟和吞吐量性能。
上一节我们体验了一把PS和PL是怎样联合开发的，这种ARM和FPGA联合设计是ZYNQ的精华所在。这一节我们实现一个稍微复杂一点的功能——测量未知信号的频率，PS和PL通过AXI总线交互数据，实现我们希望的功能。
如何测量数字信号的频率
最简单的办法——在一段时间内计数
在我们设定的时间（Tpr） 内对被测信号的脉冲进行计数， 得Nx， Fx=Nx/Tpr。
Tpr 越大，测频精度越高。这种方法适合于高频信号，因为这里可能会有一个被测信号周期的误差，测量高频信号时误差小。
另一个变种——在一个周期内计数
在 被测信号一个周期内对基准时钟信号计数，得Nx， 基准时钟周期为T， 则Tx=T*Nx， Fx=1/Tx。
被测信号频率越低， 基准时钟频率越高，测量精度越高。因此这种方法适用于低频信号。
二者结合——多个周期同步计数
上一篇中提到了SLICEL和SLICEM都可用作ROM，后者还可以作为分布式RAM（Distribute RAM，DRAM）。本篇主要总结的是块状Memory（Block Memory），实际上就是FPGA内部独立于逻辑单元的专用存储器，更像是一种硬核。
1. 基本结构
如下图所示，一个Block Memory的大小为36KB（RAMB36E1），由两个独立的18KB BRAM（Block RAM，RAMB18E1）组成。因此一个36K的Block Memory可配置成4中情形：
为什么不能配置成两个18KB的FIFO呢？因为一个Block Momery中间有一个叫FIFO Logic的结构，它用于生成FIFO控制信号，包括读/写地址等，由于它只有1个且不能共享，所以最多只能配置一个FIFO。
作者：许雪松 ，硬件十万个为什么
公司里做项目，嵌入式系统大大小小，到处都是。因为都是一个系统里的，所以都需要通讯，既然通讯就涉及到协议问题。
本篇主要介绍LVDS、CML、LVPECL三种最常用的差分逻辑电平之间的互连。由于篇幅比较长，分为两部分：第一部分是同种逻辑电平之间的互连，第二部分是不同种逻辑电平之间的互连。
下面详细介绍第一部分：同种逻辑电平之间的互连。
上世纪 70 年代晚期，以太网之父在施乐帕洛阿尔托研究中心 (PARC) 制作出以太网的雏形 (3Mb/s)。当时他们的研究重点是连接功能，对网络时延或吞吐量关注不多。当时的网络节点是工作站上的工作人员和激光打印机，没人关心数据包在传输过程中是否相互干扰，是否会在抵达目的地前被多次重复发送。在网络中，长短数据包混合传输会给短数据包造成长时延，因为它们需要等待长数据包通过。
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赛灵思携 Alveo 加速卡亮相一年一度的 IBM OpenPower 中国高峰论坛。
作者：Chetan Khona, 赛灵思工业物联网战略部
上次你看屏幕是什么时候？好吧，这是个诡刁的问题，除非你从事造纸业，或者你名叫摩西 (以色列的先知和首领)并钟情于碑石上篆刻经文，否则你肯定现在就在使用屏幕。毫无疑问，当今时代，屏幕是无所不有、无处不在。