PYNQ上手笔记（6）——HDL设计IP核
judy 在 周三, 12/19/2018 - 17:57 提交
用HDL语言+Vivado创建一个挂载在AXI总线上的自定义IP核
All node
Zynq UltraScale +系列之“DDR4接口设计”
judy 在 周三, 12/19/2018 - 17:55 提交
本篇主要针对Zynq UltraScale + MPSoC的DDR接口，从硬件设计的角度进行详细介绍，最后展示一下小编之前自己设计的基于ZU+的外挂8颗DDR4的设计
【视频】Vivado Design Suite 2018.3 的最新内容
judy 在 周三, 12/19/2018 - 17:54 提交
本视频重点介绍了 Vivado 设计套件 2018.3 版本中的新增功能，包括对操作系统以及器件的支持情况，还有高层次增强功能，以及各种功能改进以加速设计集成、实现和验证的过程
Zedboard学习（一）：移植Ubuntu桌面操作系统
judy 在 周三, 12/19/2018 - 17:52 提交
首先，需要的肯定是Ubuntu操作系统。可以在自己的电脑上安装物理机，也可以是虚拟机下运行的。我的是在Vmware下运行的Ubuntu14.04 32位操作系统。由于zedboard上的Linux操作系统跑的是32位的，为了省去麻烦，我没有安装64位的
下一代汽车人工智能及5G系统 — 戴姆勒和爱立信在XDF法兰克福站前沿技术分享
judy 在 周三, 12/19/2018 - 09:15 提交
戴姆勒智能车饰技术经理Thomas Kaelberer应邀出席赛灵思CTO Ivo Bolsens的主题演讲，首度公布了两家公司合作研发的人工智能车载系统的详细信息。
戴姆勒与赛灵思合作 AI 车载技术详情曝光：MBUX 车内助手
judy 在 周二, 12/18/2018 - 17:49 提交
在上周刚刚举行的赛灵思开发者大会（ 法兰克福站）上，戴姆勒智能车饰技术经理Thomas Kaelberer应邀出席赛灵思CTO Ivo Bolsens的主题演讲，首度公布了两家公司合作研发的人工智能车载系统的详细信息。
【教程】：使用 InTime 在 Plunify Cloud 优化 FPGA 设计
judy 在 周二, 12/18/2018 - 16:47 提交
本教程旨在指导用户通过 Plunify Cloud 的云服务器，来使用 InTime 软件优化 FPGA 设计
逻辑电平之互连电平转换（10）
judy 在 周二, 12/18/2018 - 11:45 提交
电平转换在实际电路设计中常常会用到，不同种类逻辑电平之间的转换一般通过特定逻辑功能器件实现（如使用MAX232实现TTL转RS232等等），但随着器件集成度的增加，工艺的提升，现在的控制器使用的逻辑电平电压等级越来越低（好多控制器对外接口都直接输出1.8V或更低了）
Python生产力价值：赛灵思Zynq产品系列的前沿优势分析
judy 在 周二, 12/18/2018 - 10:14 提交
赛灵思® PYNQ 框架能在 Zynq® 产品系列中实现对Python 语言及运行时的全面支持与集成。直接在 Zynq SoC 架构上利用 Python 的生产力优势，用户能够充分发挥可编程逻辑和微处理器的长处，更容易为人工智能、机器学习和信息技术应用构建设计。
Xilinx ADAS 解决方案为比亚迪新一代商用及乘用车保驾护航
judy 在 周二, 12/18/2018 - 09:12 提交
比亚迪 2018 年发布基于赛灵思 Zynq SoC L0/L1 前置摄像头 ADAS 解决方案的量新一代商用及乘用车系列开始量产，从而成为中国市场首家采用赛灵思 ADAS 解决方案并量产的中国汽车制造商