【视频】屡获殊荣的 Zynq UltraScale+ RFSoC 助力实现创新
judy 在 周一, 04/15/2019 - 09:19 提交
Zynq® UltraScale+™ RFSoC 集成 RF 采样数据转换器和 SD-FEC 硬 IP 模块，可提供一个能够满足 5G NR 解决方案重要尺寸及功耗需求的、灵活应变的单片无线电解决方案。
All node
五分钟让你认识JESD204B
judy 在 周五, 04/12/2019 - 16:22 提交
JESD204B是一种新型的基于高速SERDES的ADC/DAC数据传输接口。随着ADC/DAC采样速率的不断提高，数据的吞吐量也越来越大，对于500MSPS以上的ADC/DAC，动辄就是几十个G的数据吞吐率，而采用传统的CMOS和LVDS已经很难满足设计要求，这个时候，JESD204B应运而生。现在各大厂商的高速ADC/DAC上基本都采用了这种接口
深入浅出玩转Xilinx Vivado工具实战设计技巧
judy 在 周五, 04/12/2019 - 14:11 提交
为了能让工程师尽快掌握最新的开发工具Vivado，加速产品更新及上市进程，依元素科技推出为期2天的Vivado高级培训班。培训中不仅有丰富的理论知识，还带有配套的动手实验和案例分析，通过理论与实践相结合，使学员能有效快速地掌握基于Vivado开发工具的设计流程及其设计技巧
【赛灵思技术日演讲PPT下载】：基于赛灵思机器学习解决方案的视频分析应用
judy 在 周五, 04/12/2019 - 13:57 提交
Xilinx AI 解决方案专家李达昌分享《基于赛灵思机器学习解决方案的视频分析应用》
【视频】HLS 端口级 I/O 协议：AXI4 接口
judy 在 周五, 04/12/2019 - 10:04 提交
介绍 Vivado® HLS 工具从 C 语言设计中抽象出来的端口级 AXI 接口协议。
在ZYNQ-7000平台上利用PS点亮PL上的LED灯
judy 在 周五, 04/12/2019 - 09:43 提交
作者：liuyayong
1、实验方案
图1 实验方案系统框图
2、具体步骤
2.1、vivado工程建立
①打开vivado集成开发环境，点击“Create Project”，如下图所示。
②点击“Next”，如下图所示。
安富利推出Ultra96-V2开发板
judy 在 周四, 04/11/2019 - 10:36 提交
安富利在成功推出其Ultra96开发板仅一年后，再次发布新的Ultra96-V2，为工业级人工智能（AI）和物联网（IoT）应用提供动力。安富利的Ultra96-V2配备了更新的无线电模块，使工程师能够将业务扩展到新市场，是智能家居、汽车、工业控制和许多其他应用的理想平台。
Vivado下固化 FLASH的技巧
judy 在 周四, 04/11/2019 - 09:57 提交
今天发布一个Vivado 下固化 FLASH的压缩和提高加载速度的技巧和方法。这个方法对于需要快速加载程序的场合特别有用比如PCIE 需要满足200MS的加载时间才能实现上电后系统能够识别到开发板。
7 eries FPGAs SPI MultiBoot应用笔记（含资料）
judy 在 周四, 04/11/2019 - 09:43 提交
7 Series FPGAs MultiBoot功能指让FPGA从2个或者多个BIT文件中加载一个BIT文件运行程序，所以它的2个主要应用如下：
1. 更新新的BIT时，当更新失败或BIT出错会返回使用之前好的BIT运行程序；
2. 在多个已知好的BIT之间，通过外部触发来切换加载的BIT实现不同功能。
【视频】灵活的 5G xHAUL 传输
judy 在 周四, 04/11/2019 - 09:20 提交
该演示将展示 4G 和 5G 如何在融合接入网络上与 CPRI 和 eCPRI/RoE（以太网无线电）传输共存，并将突出展示利用支持 IEEE 802.1CM 的时间敏感性网络为优化网络设计实现的受控时延。