Vivado使用技巧（34）：路径分割现象
judy 在 周三, 04/17/2019 - 09:16 提交
上文提到，进行最小/最大延迟约束时，set_max_delay和set_min_delay命令要设置-from和-to选项。但是如果起点和终点设置的不合理（具体见第33篇），便会导致出现路径分割（Path Segmentation）。
All node
【师资培训●天津站】2019 Xilinx FPGA师资周末集训营与您相约天津
judy 在 周二, 04/16/2019 - 17:31 提交
为了满足老师们学习新技术的需求，依元素科技将于2019年4月20-21日在天津开展每月一次的FPGA师资周末集训营，本集训营完全免费，没有费用的压力，让您可以每期都参加直到您熟悉为止。
Xilinx 联手三星打造丰富的 5G 生态系统
judy 在 周二, 04/16/2019 - 15:08 提交
今年年初，三星在韩国完成了世界首例 5G 新无线电（NR）的商用部署，并预计在2019年起陆续在全球其他国家展开部署。在MWC 2019 （2019 年世界移动通信大会）上面，赛灵思执行副总裁 Liam Madden 接受了现场采访，并向广大观众分享了关于与三星合作建立 5G 生态系统的观点
【干货分享】编写可综合的FPGA代码经验总结（一）
judy 在 周二, 04/16/2019 - 13:52 提交
在接触Verilog 语法参考手册的时候，我们发现其提供了一组非常丰富的功能来描述硬件。所以大家往往会疑惑那些Verilog语句是可综合的，那些是只能用于写Testbench的，其实，参考手册中只有一小部分语句是可综合的，但是这一小部分可综合的语法确是我们应用最为频繁的
Python入门，从19个语法开始！
judy 在 周二, 04/16/2019 - 10:44 提交
Python简单易学，但又博大精深。许多人号称精通Python，却不会写Pythonic的代码，对很多常用包的使用也并不熟悉。学海无涯，我们先来了解一些Python中最基本的内容。
Xilinx 四大加速方案亮相 2019 ABC INSPIRE 百度云智峰会
judy 在 周二, 04/16/2019 - 09:29 提交
2019 年 4 月 11 日，北京嘉里中心。2019 ABC INSPIRE 百度云智峰会隆重开幕。大会分享了百度 AI、大数据、云计算在视频采集、转码、存储、分发等方面的领先技术，并宣布，“百度云”品牌全面升级为“百度智能云”，以 ABC 三位一体战略，用更领先的 AI 能力推动中国产业智能化升级
双料冠军！ Xilinx ADAS 解决方案 和RFSoC FPGA 齐获CEM 2018年度最具竞争力编辑选择奖
judy 在 周一, 04/15/2019 - 13:53 提交
2019年4月10日，在规模宏大的第七届中国电子信息博览会（CITE2019）《中国电子商情》杂志“2018年度编辑选择奖”颁奖典礼上，赛灵思公司ADAS 解决方案和 RFSoC FPGA 双双获奖，分别荣膺“2018年度中国最具竞争力汽车电子解决方案” 和 “2018年度中国最具竞争力FPGA产品”。
【重磅】GCC和CCIX宣布合作，共推异构缓存一致性加速架构
judy 在 周一, 04/15/2019 - 11:57 提交
2019年4月8日，绿色计算产业联盟（GCC）和CCIX 联盟（CCIX）宣布双方签订了合作备忘录，支持CCIX 作为统一的互联技术工业标准，及GCC 服务器标准参考指南的核心要求。通过此次合作，GCC 和CCIX 将共同推动CCIX 技术在服务器生态系统中的认知和采用
Vivado使用技巧（33）：时序异常
judy 在 周一, 04/15/2019 - 10:51 提交
Vivado不支持即时分析有矛盾的时序异常，需要运行report_exceptions进行完整的分析，报告所有时序异常。多周期路径的情况有很多，比较复杂，单独放在第35篇中讲述。本文介绍其余三种时序异常的相关知识。
Get到这些小技巧，FPGA设计将提高一个台阶
judy 在 周一, 04/15/2019 - 09:33 提交
【干货分享】Get到这些小技巧，FPGA设计将提高一个台阶