Silexica将加强与Nvidia与Xilinx的合作 全力支持SLX开发
judy 在 周五, 01/04/2019 - 09:26 提交
Silexica公司CEO Maximilian Odendahl近日发表2019年新年致辞，致辞中提到了公司最近的战略方向并宣布了与技术巨头Nvidia与Xilinx的合作关系。下面是致辞的具体内容：
All node
【视频】Virtex UltraScale+ 32 Gigabit GTY, 功率优化型收发器
judy 在 周四, 01/03/2019 - 17:48 提交
本视频演示了 Virtex UltraScale + FPGA， 带有32.75G 背板使能、功率优化的收发器。该收发器具有同类最佳传输抖动和第三代客户验证的自适应接收均衡技术。
【XDF资料下载】收敛 IO 加速平台
judy 在 周四, 01/03/2019 - 11:49 提交
本演讲资料介绍了：
System Generator从入门到放弃(四)——利用MCode调用MATLAB代码
judy 在 周四, 01/03/2019 - 11:32 提交
FPGA设计中经常用到一些控制逻辑，如有限状态机（FSM），如果用各种block搭建一个FSM比较麻烦。System Generator支持调用MATLAB代码，通常可以编写MATLAB代码来实现FSM等控制逻辑，通过MCode block调用到System Generator设计中。
【入门贴】30个常用Python实现
judy 在 周四, 01/03/2019 - 09:45 提交
1、冒泡排序
2、计算x的n次方的方法
在线直播：几分钟在赛灵思器件中定制一个功能强大的处理系统 – 且无需RTL经验
judy 在 周四, 01/03/2019 - 09:30 提交
在本次研讨会中，赛灵思专家将向您介绍赛灵思MicroBlaze 处理器将如何让启动新设计变得前所未有地简单快捷！无需 RTL 经验就能使用 Vivado IP 集成器工具以及第三方 IP 库。专家将为您演示如何使用外围设备在几分钟之内快速打造任何嵌入式设计原型
继往开来，迎接2019！—— Xilinx 2018五大产品新闻回顾
judy 在 周三, 01/02/2019 - 15:00 提交
2018年，从FPGA到加速器卡到新型的器件类别的各种技术创新上， 赛灵思都取得了重大进展。我们期待着借助这些前沿的技术，支持所有的开发者， 加速所有的创新应用， 携手客户和合作伙伴创造新的辉煌
HIL测试软件基础动力总成HIL测试的主要考量因素
judy 在 周三, 01/02/2019 - 14:35 提交
本指南介绍 了动力总成HIL测试的最佳工程实践 本应用指南介绍了动力总成HIL测试的最佳工程实践。 通过本指南，了解高效构建HIL测试仪所需的工具和视角，以确保最大化测试覆盖率以及系统能够满足未来的技术要求。
Zynq UltraScale +系列之“USB接口设计”
judy 在 周三, 01/02/2019 - 10:43 提交
本文主要介绍Zynq UltraScale + MPSoC系列芯片的USB3.0/2.0接口硬件设计。
FPGA挂载NVME SSD（二）
judy 在 周三, 01/02/2019 - 09:57 提交
1. 首先要在Ubuntu下安装Petalinux 2017.2
2. 设置Petalinux 环境变量
source /
3. 新建目录~/projets/fpga-drive-aximm-pcie
4. 把Windows下的Vivado工程复制到~/projets/fpga-drive-aximm-pcie下
5. 新建Petalinux工程
petalinux-create --type project --template zynq --name petalinux_prj
6. 切换到petalinux_prj目录
cd petalinux_prj/
7. 导入HDF
petalinux-config --get-hw-description ../fpga-drive-aximm-pcie-2017v2_hpc/Vivado/zc706_hpc_pcie/zc706_hpc_pcie.sdk/
随之弹出Linux System Configuration界面，不做任何更改，保存退出