CANOpen 协议简要说明
judy 在 周三, 12/05/2018 - 17:52 提交
CANopen是一种架构在控制局域网路（Controller Area Network, CAN）上的高层通讯协定，包括通讯子协定及设备子协定常在嵌入式系统中使用，也是工业控制常用到的一种现场总线。CANopen 实现了OSI模型中的网络层以上（包括网络层）的协定。CANopen 标准包括寻址方案、数个小的通讯子协定及由设备子协定所定义的应用层。
All node
【视频】在支持 SDAccel 及 RTL 内核的 AWS F4 上进行开发 — 第4 部分
judy 在 周三, 12/05/2018 - 17:36 提交
此培训视频介绍了如何开发、执行和分析在 AWS F1 上运行的加速应用。观看此视频，了解 SDAccel 执行模型和重要的 OpenCL API，分析和调试功能以及主机代码优化技术。
PYNQ上手笔记（1） ——启动Pynq
judy 在 周三, 12/05/2018 - 10:34 提交
作者：Mculover666
今天刚刚到手一块PYNQ-Z2，确认过眼神，是我想要的板子，话不多说，开干。
Xilinx A7 芯片内部结构分析（1）—— CLB
judy 在 周三, 12/05/2018 - 09:23 提交
一直以来，觉得自己关于FPGA方面，摸不到“低”——对底层架构认识不清，够不着“高”——没真正独立做过NB的应用，如高速、复杂协议或算法、神经网络加速等高大上的应用，所以能力和认识水平都处于中间水平。这段时间做时序优化，感觉心有余而力不足了，可能要触及手动布局布线了，打开Device布局图才开始有兴趣探究一些底层结构的东西。
看吧，资源已经用了80%的A7 200芯片
可能翻开任何一本有关FPGA的书籍，上来就会介绍FPGA的历史，原理，内部结构什么的，大部分人看着都极其枯燥，常常要么直接略过，要么就看一遍，久了也就忘记了（部分靠翻译文档的书作者该好好反思）。我硬着头皮去弥补之前缺失的一些基础知识，结合Xilinx A7 芯片，总结一下自己的收获。
【北京站】助力中小AI新创企业，2019 Xilinx AI 线下先行者计划系列活动报名开始了！！！
judy 在 周三, 12/05/2018 - 09:12 提交
尊敬的客户：
您好！
在人工智能的浪潮中，依元素科技联合赛灵思、安富利以“聚焦人工智能，助力创新创业”为目标，凭借Xilinx行业领先的技术力量，2018年12月起在全国面向中小AI企业开展一系列的人工智能研讨会，希望帮助中小AI企业成就梦想、同时激发创新机遇。
PYNQ在ZCU102上的移植
judy 在 周二, 12/04/2018 - 14:31 提交
在goggle上搜zcu102 pynq可以找到一些移植方法的信息
0. Prebuilt
PYNQ移植ZCU102编译好的固件
【视频】在支持 SDAccel 及 RTL 内核的 AWS F3 上进行开发——第 3 部分
judy 在 周二, 12/04/2018 - 11:30 提交
该培训视频涵盖了 SDAccel RTL 内核向导，并详细介绍了封装 RTL 设计、构建 FPGA 设计和生成 Amazon FPGA 映像（AFI）所涉及的步骤。
Tractica：2025亚太地区AI市场将达到1360亿美元
judy 在 周二, 12/04/2018 - 10:38 提交
与几年前相比，人工智能（AI）市场开始以更快的速度稳固其在现实世界的地位，尤其是初创企业和技术供应商急于创建针对利基解决方案和平台。
根据Tractica的新数据，随着兼并和收购（M&A）活动的加剧，该行业正在迅速发展并关注重点领域。根据调查，AI市场的关键分支包括：
ZYNQ+Vivado2015.2系列（八）ARM+FPGA的优势，PS控制PL产生需要的PWM波（基于AXI总线）
judy 在 周二, 12/04/2018 - 10:27 提交
上一节我们观察了AXI总线的信号，了解了基于AXI总线读写的时序，这一节我们继续探索基于AXI总线的设计，来看一看ZYNQ系列开发板的独特优势，PS可以控制PL产生定制化的行为，而不需要去动硬件代码。
Vivado IP核调用
judy 在 周二, 12/04/2018 - 09:26 提交
在开发PL时一般都会用到分频或倍频，对晶振产生的时钟进行分频或倍频处理，产生系统时钟和复位信号，下面就介绍一下在vivado2017.3中进行PL开发时调用IP的方法。
首先打开vivado2017.3新建一个RTL项目。
点击Flow navigator的IP Catalog 选项，如下图所示：