【白皮书下载】：用 Zynq UltraScale+ MPSoC 满足汽车 ESD 和 SEED 要求
judy 在 周二, 11/27/2018 - 09:13 提交
作者：James Karp、Michael J. Hart、Wai Kooi Wong、Krimo Semmoud、Desmond Yeo
All node
逻辑电平之常见单端逻辑电平（2）
judy 在 周一, 11/26/2018 - 14:28 提交
作者：XCZ ，来源：硬件助手微信公众号
本篇主要介绍常用的单端逻辑电平，包括TTL、CMOS、SSTL、HSTL、POD12等。
1、TTL电平
【视频】Xilinx 在 XDF 2018 （硅谷场）上演示了在原有 100G 铜箔上驱动 58G PAM4 的 Virtex UltraScale+ GTM 收发器
judy 在 周一, 11/26/2018 - 11:27 提交
Virtex UltraScale+ 58G PAM4 FPGA 能够在最具挑战性的信道上传输和接收数据。在 XDF 硅谷场的现场演示中，通过超过 5 米的 QSFP28 直接连接铜线传输了 58Gb/s 的信息，由 GTM PAM4 收发器接收。经过该加强通道并在收发器最大速率下运行后，在 XDF 上经过几天的现场运行，没有发现前向纠错后的错误。
关于Xilinx FPGA的DNA的使用场景和读取方法
匿名 在 周一, 11/26/2018 - 10:23 提交
作者：Evening
Xilinx每一个FPGA都有一个独特的ID，也就是Device DNA，这个ID相当于我们的身份证，在FPGA芯片生产的时候就已经写死在芯片的eFuse寄存器中，具有不可修改的属性，因为使用的是熔断技术。值得说明的是，在7系列及以前，这个ID都是57bit的，但是在Xilinx的Ultraslace架构下是96bit。
赛灵思FPGA的创新赋能：全球首个无人机5G基站
judy 在 周一, 11/26/2018 - 09:22 提交
在日前上海举行的首届中国国际进口博览会（进博会）上，电子发烧友在赛灵思展台上看到了全球首款无人机5G通信基站，这款创新产品采用了赛灵思的FPGA芯片。
无人机高空基站为全球首款基于5G基站的系留式无人机基站。赛灵思数据中心业务拓展总监朱勇在展会向电子发烧友记者介绍，这款无人机5G基站，采用了赛灵思16纳米的SoC，支持灵活的拆分方式，可以实现100M信号带宽。
Vivado HLS 开发步骤（高级综合）
judy 在 周一, 11/26/2018 - 09:20 提交
对于Vivado Hls来说，输入包括Tesbench，C/C++源代码和Directives，相应的输出为IP Catalog，DSP和SysGen，特别的，一个工程只能有一个顶层函数用于综和，这个顶层函数下面的子函数也是可以被综合的，会生成相应的VHDL和Verilog代码，所以，C综合后的RTL代码结构通常是跟原始C描述的结构是一致的，除非是子函数功能很简单，所需要的逻辑量很小。
直播预告：如何打造完美的工业4.0 人机界面
judy 在 周五, 11/23/2018 - 15:19 提交
时间： 2018年12月20日 | 10:00 - 11:30
从工厂自动化的操作面板到医患监护系统，物联网正改变着所有类型的人机界面（HMI）,并因而将网络安全和功能安全，以及混合了云端和本地断的数据扩展至所有这些可视化的信息交互节点。
【视频】Zynq开发工具简介
judy 在 周五, 11/23/2018 - 15:15 提交
了解可用于 Zynq-7000 可编程 SoC 的不同开发工具。从愿景到部署，Xilinx 开发工具着重端到端开发，包括：系统设计、软件和固件开发、硬件设计、协仿真和调试以及图像生成。
利用Vivado学习Verilog之 UG901
judy 在 周五, 11/23/2018 - 10:15 提交
作者：小鱼，Xilinx学术合作
一.概述
在文章《Verilog HDL入门思路梳理》我们说过应该如何去学习Verilog HDL描述。然而第一步，我们需要知道Verilog有哪些语法，它是否可以综合，可以用这个语法来描述什么逻辑功能电路呢？
逻辑电平之基本概念（1）
judy 在 周五, 11/23/2018 - 09:34 提交
作者：XCZ ，来源：硬件助手微信公众号
本篇为逻辑电平系列文章中的第一篇，主要介绍逻辑电平相关的一些基本概念。后续将会介绍常见的单端逻辑电平（针对CMOS的闩锁效应进行详细介绍）、差分逻辑电平、单端逻辑电平的互连、差分逻辑电平的互连、一些特殊功能的互连、逻辑互连中的电流倒灌问题、以及逻辑电平的转换等。