Verilog语法之`define、`undef
judy 在 周四, 12/15/2022 - 09:12 提交
在日常的编码过程中，常常碰到一个参数会被到处调用的情况，比如时钟的定义和调用
judy的博客
FPGA开发技巧备忘录——如何修改vivado IP源码
judy 在 周三, 12/14/2022 - 17:26 提交
为什么要修改IP核内的源码，说如何之前，先说为什么。
RFSoC应用笔记 - RF数据转换器（3）：RFSoC关键配置之RF-ADC内部解析（一）
judy 在 周三, 12/14/2022 - 15:15 提交
本文主要对RFSoC的ADC内部结构以及数字步进衰减器和过压功能进行介绍。
Xilinx 7系列FPGA收发器架构之发送器（TX）（六）
judy 在 周三, 12/14/2022 - 09:21 提交
本文介绍以下内容：GTX/GTH收发器TX结构，GTX/GTH收发器TX接口配置和时钟方案
Verilog语法之条件编译指令`ifdef， `ifndef，`else， `elsif， `endif
judy 在 周二, 12/13/2022 - 16:44 提交
Verilog的编译和C语言的编译二者自然不可同日而语，具体到FPGA的开发
FPGA流控的一种方式——计算在途数量
judy 在 周二, 12/13/2022 - 09:12 提交
最近在项目中遇到一个反压的问题，简化下模型如下图所示
RFSoC应用笔记 - RF数据转换器 (2)：IP配置指南
judy 在 周一, 12/12/2022 - 15:27 提交
承接前文，本文是射频数据转换器IP使用介绍的第二篇
Xilinx 7系列FPGA收发器架构之共享功能（五）
judy 在 周一, 12/12/2022 - 11:43 提交
本文继续介绍7系列FPGA收发器的共享功能，主要包括以下几个方面内容
FPGA的低功耗设计方法总结
judy 在 周一, 12/12/2022 - 11:30 提交
精确的热分析在很多电子产品设计中都有着举足轻重的作用，在高端的PCB设计中尤为突出。
FPGA知识汇集-例化与推译
judy 在 周五, 12/09/2022 - 17:19 提交
例化和推译是在FPGA设计中使用元件的两种不同方法,每种方法都有其优、缺点。