judy的博客

首先新建一个工程，这个工程什么除了生成Aurora 8B/10B IP核以外什么也不做。IP核的定制过程如下。

统的逻辑分析仪在使用时，我们需要将所要观察的信号连接到FPGA的IO管脚上，然后观察信号。当信号比较多时，我们操作起来会比较繁琐

如前所述，RF- ADC能够接收射频频率高达几GHz的信号。一旦数字化，信号被解调，这样它就以0赫兹为中心。该操作的关键是每个RF-ADC中的数字复混频器

今天分享一下vivado FFT IP，包括配置要点以及使用难点，让读者快速上手。

使用Vivado Block Design设计解决了项目继承性问题，但是还有个问题，不知道大家有没有遇到，就是新设计的自定义 RTL 文件无法快速的添加到Block Design中

你是否想过，为什么手机能瞬间解码WiFi信号？为什么音乐APP能一键分离人声和伴奏？答案就藏在快速傅里叶变换（FFT）这个“数字魔法”中

你是否好奇，一段嘈杂的录音如何被分离出人声和背景音乐？一张模糊的照片如何通过算法变得清晰？

本文使用 DDS 生成三个信号，并在 Vivado 中实现低通滤波器。低通滤波器将滤除相关信号。

SRIO是串行RapidIO的简写，其实现代比较常用的高速接口协议，比如SRIO、PCIE、JESD204B等都是基于SERDES开发的，均属于高速串行总线

近期在后台收到好几位朋友咨询一些关于HyperRAM的问题，熊猫君在这里简单的做一个总结。