Hold Time违例，该如何解决
judy 在 周三, 01/11/2023 - 09:27 提交
首先，从理论上讲，Hold Time违例，是因为时钟绕的太远，到达时间太晚
judy的博客
RFSoC应用笔记 - RF数据转换器（11）：RFSoC关键配置之其他功能（二）
judy 在 周二, 01/10/2023 - 16:59 提交
本文主要对RFSOC的时钟结构以及相关配置进行介绍，并简单介绍了关于复位的操作。
Xilinx 7系列FPGA收发器架构之接收器（RX）（十三）
judy 在 周二, 01/10/2023 - 09:50 提交
本节我们介绍FPGA收发器RX以下相关内容：RX字节和字对齐，RX弹性缓冲器。
基于Xilinx的时序分析与约束（6）----如何读懂vivado下的时序报告？
judy 在 周一, 01/09/2023 - 10:54 提交
今天就通过一个简单的工程来看下如何在vivado软件中查看时序报告
Xilinx DDS Compiler IP 使用教程
judy 在 周一, 01/09/2023 - 10:16 提交
本文介绍如何使用Xilinx DDS Compiler IP并把它运行在 Ultra96 板上的可编程逻辑中
RFSoC应用笔记 - RF数据转换器（10）：RFSoC关键配置之其他功能（一）
judy 在 周五, 01/06/2023 - 16:13 提交
本文主要对正交调制器校正、粗延迟设置、动态更新配置、PLL以及中断处理操作进行介绍
Xilinx 7系列FPGA收发器架构之接收器（RX）（十二）
judy 在 周四, 01/05/2023 - 09:16 提交
本文我们继续介绍7系列FPGA收发器架构的RX部分内容
基于Xilinx的时序分析与约束（5）----衍生时钟约束
judy 在 周三, 01/04/2023 - 10:38 提交
衍生时钟约束必须指定时钟源，在对衍生时钟进行约束时，并不指直接对其周期
RFSoC应用笔记 - RF数据转换器（9）：RFSoC关键配置之RF-DAC内部解析（三）
judy 在 周三, 01/04/2023 - 10:00 提交
本文主要对高采样率模式、多频带操作以及IP的数据接口进行介绍。
以Vivado工具为例了解FPGA综合
judy 在 周二, 01/03/2023 - 18:06 提交
在设计过程中，各个阶段的生成的文件都是.dcp，Vivado使用的是通用的模型贯穿在设计。