FPGA时序优化技术之重定时（Retiming）
judy 在 周二, 01/31/2023 - 15:18 提交
重定时和流水线是强大的技术，广泛应用于当今的 FPGA 综合工具中
judy的博客
RFSoC应用笔记 - RF数据转换器（12）：RFSoC关键配置之其他功能（三）
judy 在 周二, 01/31/2023 - 09:33 提交
本文主要对RFSOC的上电顺序、TDD 模式、比特流重配置等内容进行介绍
如何使用串口连接PYNQ
judy 在 周二, 01/31/2023 - 09:28 提交
打开控制面板-网络与Internet-更改适配器设置-选择需要共享的网络
Xilinx SRIO IP学习笔记之再识SRIO
judy 在 周一, 01/30/2023 - 14:52 提交
SRIO的协议有一千来页，一个初学者是不可能一开始就去读协议的
Xilinx 7系列FPGA PCB设计指导（四）
judy 在 周一, 01/30/2023 - 09:35 提交
本文提供了一些管理信号衰减的指南，以便为给定的应用获得最佳性能
时序收敛技巧之寄存器复制
judy 在 周日, 01/29/2023 - 15:42 提交
在设计中的关键路径发现某个寄存器具有高扇出和高延迟时，使用寄存器复制是个不错的实现时序收敛的方法
Xilinx 7系列FPGA PCB设计指导（三）
judy 在 周三, 01/18/2023 - 11:22 提交
本文介绍FPGA SelectIO信号设计。提供了选择I/O标准、拓扑结构和终端的一些策略
学习理解10G Ethernet Subsystem之IEEE1588
judy 在 周二, 01/17/2023 - 14:12 提交
1588大多是走在报文中，主要通过一些报文交互来完成同步过程
FPGA单独下载固化文件的解决方案
judy 在 周二, 01/17/2023 - 10:46 提交
今天讲一讲FPGA单独下载固化文件的几种方式
基于Xilinx的时序分析与约束（8）----关于时序路径、时钟悲观度和建立时间/保持时间的一些问题
judy 在 周二, 01/17/2023 - 10:25 提交
最近研究vivado里的时序分析路径时，发现了3个很有意思的问题