Vivado BD模式下导入RTL，如何实现聚合自定义的AXI接口？
judy 在 周二, 03/26/2024 - 09:44 提交
如何在导入Block Design后，也一样实现聚合在一起？
judy的博客
Xilinx 7系列FPGA DDR3控制器——mig使用总结（读写仲裁和适配）
judy 在 周一, 03/25/2024 - 10:17 提交
在实际的DDR使用场景中，一般有如下2种场景，一个是把ddr当成一个大fifo
通用图形处理架构-FPGA版
judy 在 周一, 03/25/2024 - 09:41 提交
ThunderGP是基于HLS的开源通用图形处理框架，支持Vitis和SDAccel开发环境
面试宝典：FPGA必出笔试题
judy 在 周五, 03/22/2024 - 16:11 提交
工程师面试必看的FPGA笔试题
【FPGA图像处理实战】- 图像行缓存设计实现方式一（FIFO）
judy 在 周四, 03/21/2024 - 09:37 提交
本文将详细介绍使用FIFO来实现图像行缓存的设计
AXI4的4K边界理解对了吗？
judy 在 周三, 03/20/2024 - 09:14 提交
今天分享下AXI协议中4K边界的知识点、常见问题以及误区。
Vivado综合属性SRL_STYLE怎么用？
judy 在 周二, 03/19/2024 - 11:13 提交
本文将详细介绍SRL_STYLE的工作原理、可选值及其在实际设计中的应用代码示例。
FPGA 上使用 SVM 进行图像处理
judy 在 周二, 03/19/2024 - 09:45 提交
面部识别是一个经常讨论的计算机科学话题
如何获取FPGA的device DNA？（含源码）
judy 在 周一, 03/18/2024 - 09:46 提交
本文将带你深入了解如何获取FPGA的Device DNA。
Xilinx 7系列FPGA DDR控制器——mig使用总结（管脚分配）
judy 在 周一, 03/18/2024 - 09:26 提交
在一个需要使用DDR的FPGA项目开始的时候，都会遇到DDR的管脚分配