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7系列设备中的OSERDESE2是专用的 并-转-串 转换器，使用特定的时钟和逻辑资源设计来使得高速源同步接口实现变得容易。每个OSERDESE2模块都包含一个特定的串化器（serializer）用于数据和三态（3-state）控制。

要做一名合格的FPGA工程师，需要从底层做起，从语法、模块编写、工程搭建、系统开发与验证、资源评估和性能优化、平台和架构设计，到系统级的软硬件全栈能力，无疑，这是一名优秀的FPGA工程师所应具备的本领，也是其核心竞争力。

本文仅对UG471 第3章《Advanced SelectIO Logic Resources》部分进行翻译和学习解读

我们在使用Vivado创建工程时，每次都需要选择相关的板卡器件，比较麻烦，这篇文章就教你怎么创建属于自己的板卡文件，在创建工程时就可以像官方板卡一样在板卡列表里选择。

SelectIO，就是I/O接口以及I/O逻辑的总称。《UG471--SelectIO》 篇可以分成3部分：第1部分介绍I/O的电气特性，第2部分介绍I/O逻辑资源，第3部分介绍高级的I/O逻辑资源（serializer/deserializer）。

本文主要描述如何应用Xilinx的SD-FEC集成块硬核资源，进行5G-NR 通信系统PDSCH和PUSCH信道编解码开发。主要从SD-FEC集成块硬核特性、配置流程和注意事项等进行说明。

Xilinx的原语OSERDESE2是一种专用的并-串转换器，每个OSERDESE2模块都包括一个专用串行化程序用于数据和3状态控制。数据和3状态序列化程序都可以工作在SDR和DDR模式。

在FPGA设计中，我们经常需要用寄存器来寄存某些“数量类”的变量，比如FIFO的深度啦、或者计数器的最大值啦；又或者输入输出信号也需要将位宽用parameter参数化以便更好的调用等。

一个完整的通信系统，是十分庞大的，没有几百上千人，在短时间内是做不好的。本文仅仅针对5G NR中的基带算法部分，做一个简单梳理。

本系列文章基于xilinx三速以太网IP进行学习介绍。本文重点对以太网帧结构进行介绍。